JP3682126B2 - Adコンバータ - Google Patents

Adコンバータ Download PDF

Info

Publication number
JP3682126B2
JP3682126B2 JP19318896A JP19318896A JP3682126B2 JP 3682126 B2 JP3682126 B2 JP 3682126B2 JP 19318896 A JP19318896 A JP 19318896A JP 19318896 A JP19318896 A JP 19318896A JP 3682126 B2 JP3682126 B2 JP 3682126B2
Authority
JP
Japan
Prior art keywords
analog signal
reference voltage
voltage
comparator
converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19318896A
Other languages
English (en)
Other versions
JPH1041820A (ja
Inventor
寛 小笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kawasaki Microelectronics Inc
Original Assignee
Kawasaki Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Microelectronics Inc filed Critical Kawasaki Microelectronics Inc
Priority to JP19318896A priority Critical patent/JP3682126B2/ja
Publication of JPH1041820A publication Critical patent/JPH1041820A/ja
Application granted granted Critical
Publication of JP3682126B2 publication Critical patent/JP3682126B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、アナログ信号(アナログ入力電圧)を、これに対応する所定ビット数のディジタル信号(ディジタルデータ)に変換するADコンバータに関するものである。
【0002】
【従来の技術】
ビデオ信号のディジタル処理等の用途のように、アナログ−ディジタル変換速度に高速性かつ高信頼性が要求される分野においては、一般的に、並列型(フラッシュ型)あるいは2段階並列型(2ステップフラッシュ型)のADコンバータが用いられている。
【0003】
並列型ADコンバータは、ディジタル信号のビット数に応じて、基準電圧を均等に分圧して発生される参照電圧の各々とアナログ信号とを、コンパレータにより全て同時に比較した後、エンコーダにより、その比較結果をエンコードしてディジタル信号を出力するものであって、例えばディジタル信号のビット数がNビットのときに、直列接続された2N 個の抵抗素子、2N −1個のコンパレータ等を有して構成される。
【0004】
並列型ADコンバータにおいては、アナログ信号と全ての参照電圧とを並列に比較し、アナログ信号に最も近い参照電圧を検出しているため、変換速度が高速であるという利点を有している反面、コンパレータが2N −1個も必要になるため、ディジタル信号のビット数を増加させるにつれて、例えば10ビットでは1000個以上のコンパレータが必要となり、消費電力が増大するとともに、その面積が増大する、変換精度が低下する等の問題点がある。
【0005】
2段階並列型ADコンバータは、ディジタル信号の上位および下位ビットの2段階に分割して変換動作を行うものであって、まず、上位ビット数に応じて、基準電圧を均等に分圧して発生される上位参照電圧の各々とアナログ信号とを全て同時に比較した後、下位ビット数に応じて、上位比較結果に応じて決定される範囲の電圧を均等に分圧して発生される下位参照電圧の各々とアナログ信号とを全て同時に比較するものである。
【0006】
ここで、図4に、2段階並列型ADコンバータの概念図を示す。図示例の2段階並列型ADコンバータ10は、「最新アナログ・ディジタル変換技術(pp149−153:杉本泰博、松澤昭共著:ミマツデータシステム発行)」において説明されているものであって、クロックジェネレータ12、マトリクススイッチ14、上位および下位コンパレータ16および18R,18L、上位および下位エンコーダ20および22R,22L、加算器24を有している。
【0007】
また、図5に、上位および下位コンパレータの概念図を示す。同図はチョッパ型コンパレータの一例であって、上位コンパレータ16aは、スイッチSW1,SW2c,SW3,SW4、容量Cc1,Cc2、インバータ40a,40b,40cおよびラッチ42を有し、同様に、下位コンパレータ18aは、スイッチSW1,SW2f,SW3,SW4、容量Cf1,Cf2、インバータ44a,44b,44cおよびラッチ46を有する。
【0008】
次いで、図6に示されるタイミングチャートを参照しながら、図4および図5に示される2段階並列型ADコンバータ10の動作について説明する。
アナログ信号Vinをディジタル信号Vout に変換するに際しては、まず、アナログ信号Vinのサンプル期間において、上位コンパレータ16aのスイッチSW1,SW3,SW4および下位コンパレータ18aのスイッチSW1,SW3,SW4がオン状態とされる。
【0009】
上位および下位コンパレータ16a,18aのスイッチSW1がオン状態とされることによって、容量Cc1および容量Cf1の一端には、ともにアナログ信号VINが印加される。また、上位および下位コンパレータ16a,18aのスイッチSW3,SW4がオン状態とされることによって、インバータ40a,40bおよびインバータ44a,44bの入力端および出力端がそれぞれ短絡され、その入力端および出力端の電圧は同電位である電圧Vb とされる。ここで、電圧Vb は、インバータ40a,40bおよびインバータ44a,44bのPMOS/NMOSトランジスタのサイズ比により変化し、それらのサイズが等しい場合は、電源電圧Vdd/2となる。
【0010】
このとき、容量Cc1および容量Cf1の両端には、それぞれアナログ信号VINおよび電圧Vb が印加されるため、容量Cc1および容量Cf1は、その両端の電圧差(アナログ信号VIN−電圧Vb )によって、次第に充電または放電される。
【0011】
次いで、上位ビットの比較期間において、上位および下位コンパレータ16a,18aのスイッチSW1,SW3,SW4がオフ状態とされ、その後、上位コンパレータのスイッチSW2cがオン状態とされる。これにより、容量Cc1および容量Cf1にアナログ信号VINがサンプリングされるとともに、容量Cc1の一端には、アナログ信号VINの代わりに上位参照電圧Vrcが印加され、その結果、アナログ信号VINと上位参照電圧Vrcとの比較が行われる。
【0012】
即ち、容量Cc1は、その一端の印加電圧の変化量(アナログ信号VIN−上位参照電圧Vrc)に応じて充電または放電されるにつれ、その他端の電圧が電圧Vb から(アナログ信号VIN−上位参照電圧Vrc+電圧Vb )に変動する。この容量Cc1の他端の電圧変化は、インバータ40a,40b,40cによってハイレベルまたはローレベルに増幅され、上位比較結果としてラッチ42に保持されるとともに、この上位比較結果に応じて選択信号が出力される。
【0013】
このとき、マトリクススイッチ14においては、上位コンパレータ16から出力される選択信号に応じて、下位参照電圧Vrfの電圧範囲が決定され、下位コンパレータ18R,18Lに下位参照電圧Vrfが印加される。なお、上述する上位ビットの比較期間は下位ビットのホールド期間であって、下位コンパレータ18R,18Lにおいては、容量Cf1にサンプリングされたアナログ信号VINが保持されている。
【0014】
次いで、下位ビットの比較期間において、下位コンパレータ18aのスイッチSW2fがオン状態とされる。このとき、上位ビットの比較動作の場合と全く同じように、下位コンパレータ18aの容量Cf1の一端には、サンプリングされたアナログ信号VINの代わりに下位参照電圧Vrfが印加される。その結果、アナログ信号VINと下位参照電圧Vrfとの比較が行われ、その下位比較結果はラッチ46に保持される。
【0015】
最後に、上位および下位比較結果は、それぞれ上位および下位エンコーダ20および22R,22Lによってエンコードされ、加算機24によって加算されてディジタル信号Vout として出力される。
【0016】
なお、図示例の2段階並列型ADコンバータ10においては、クロックジェネレータ12により生成される基本クロックの周波数で変換動作を完了させるために、2系列の下位コンパレータ18R,18Lおよび下位エンコーダ22R,22Lを設けて交互に動作させ、下位ビットの変換を交互に行っている。これにより、全体的な変換速度を向上することができるとともに、下位コンパレータを低速で動作させて、変換精度を向上させている。
【0017】
2段階並列型ADコンバータにおいては、ディジタル信号の上位および下位ビットに変換動作を分割しているため、並列型ADコンバータと比較して変換速度は低下するが、コンパレータの個数を大幅に削減することができるという利点がある。しかしながら、2段階並列型ADコンバータにおいても、コンパレータの個数は、ディジタル信号のビット数を増加させるとともに増大し、特にビット数が大きくなると、コンパレータの個数が急激に増大するという問題点がある。
【0018】
この問題点を解決するために、例えば特開平6−120827号公報には、例えば下位コンパレータにおいて、パイプライン動作をしつつ、隣り合う2つの下位比較結果の中間電圧を容量補間するADコンバータが開示されている。
【0019】
ここで、図7に、同公報に開示されたADコンバータの下位コンパレータの概念図を示す。図示例の下位コンパレータ48は、コンパレータ50a,50b,50c,…およびコンパレータ52a,52b,…を有している。また、個々のコンパレータ50a,50b,50c,…は、スイッチSW5,SW6,SW7,SW81、容量C1,C2およびインバータ54a,54bを有し、個々のコンパレータ52a,52b,…は、スイッチSW82、容量C31,C32およびインバータ56を有している。
【0020】
同公報に開示されたADコンバータにおいて、アナログ信号Vinをディジタル信号に変換するに際しては、まず、アナログ信号Vinのサンプル期間に、図示していない上位コンパレータにアナログ信号Vinがサンプリングされるのと同時に、図7に示される下位コンパレータ48においてもスイッチSW6,SW7がオン状態とされ、容量C1にアナログ信号Vinがサンプリングされる。
【0021】
次いで、上位ビットの比較期間に、図示していない上位コンパレータにおいて、アナログ信号Vinと上位参照電圧との比較が行われ、上位比較結果が出力されるとともに選択信号が出力される。これにより、マトリクススイッチにおいて下位参照電圧の範囲が決定される。なお、下位ビットはホールド期間であって、下位コンパレータ48のスイッチSW6,SW7はオフ状態とされ、スイッチSW81,SW82はオン状態とされる。
【0022】
次いで、下位ビットの比較期間において、下位コンパレータ48のスイッチSW5がオン状態とされ、アナログ信号Vinと下位参照電圧Vrf1 ,Vrf2 ,Vrf3 ,…との比較が行われて、下位比較結果はインバータ54aにより増幅出力される。
【0023】
このとき、スイッチSW81,SW82はオン状態とされているため、コンパレータ50a,50b,50c,…の容量C2には、それぞれコンパレータ50a,50b,50c,…の下位比較結果(インバータ54aの増幅出力)がサンプリングされる。同様に、コンパレータ52a,52b,…の容量C31,C32には、それぞれコンパレータ50a,50b、コンパレータ50b,50c、…の下位比較結果がサンプリングされる。
【0024】
次いで、スイッチSW5,SW81,SW82がオフ状態とされる。
このとき、コンパレータ50a,50b,50c,…においては、インバータ54aから出力される下位比較結果と電圧Vb との比較、即ち、アナログ信号Vinと下位参照電圧Vrf1 ,Vrf2 ,Vrf3 ,…との比較が行われる。
【0025】
コンパレータ52aにおいては、容量C31,C32によって、コンパレータ50a,50bの下位比較結果が電圧分割され、その電圧分割された中間電圧と電圧Vb との比較、即ち、アナログ信号Vinと下位参照電圧Vrf1 ,Vrf2 の中間電圧との比較が行われる。また、コンパレータ52b,…においても、同様にしてアナログ信号Vinと隣り合う2つの下位参照電圧の中間電圧との比較が行われる。
【0026】
そして、上位および下位比較結果は、例えばそれぞれ上位および下位エンコーダによってエンコードされ、加算機によって加算されてディジタル信号として出力される。
【0027】
同公報に開示されたADコンバータによれば、下位比較結果である増幅電圧をパイプライン動作によって転送することにより、微分非直線性誤差を向上することができ、図4に示されるADコンバータ10においては2系列を必要とした下位コンパレータを1系列にすることができ、容量によって比較結果を分割する標本化回路を複数段接続することによって、インバータ数を削減し、分解能および微分非直線性を向上し、消費電力を削減することができるとしている。
【0028】
しかしながら、同公報に開示されたADコンバータにおいては、例えばインバータ54aによって増幅出力された下位比較結果を、容量C31,C32によって電圧分割して、隣り合う2つの下位参照電圧の中間電圧を補間しているため、正確に中間電圧を補間するのが難しいという問題点がある。
【0029】
通常、ADコンバータにおいては、その変換精度を向上させるために、個々のコンパレータを同一サイズとし、同一特性が得られるように設計されている。ところが、個々のコンパレータの特性を完全に同一とすることはできず、個々のコンパレータにおいて、例えばスイッチ、容量、インバータ等に必ず誤差を有している。
【0030】
このため、同公報に開示されたADコンバータのように、インバータ54aによって増幅出力された下位比較結果を容量C31,C32で電圧分割すると、スイッチSW5,SW6,SW7、容量C1、インバータ54a等の特性の誤差が含まれてしまうため、中間電圧を正確に補間するのは困難である。しかも、インバータ54aのゲイン(増幅率)を高くしすぎると、正しい中間電圧を補間することができなくなるため、インバータ54aのゲインを低くする必要がある。
【0031】
例えば、図8に示されるように、アナログ信号Vinが、下位参照電圧Vrf1 と(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2との間にある場合、コンパレータ50aの下位比較結果は、アナログ信号Vin<下位参照電圧Vrf1 よりローレベルとなり、コンパレータ54bの下位比較結果は、アナログ信号Vin>下位参照電圧Vrf2 であるためハイレベル、コンパレータ52aの下位比較結果は、アナログ信号Vin>(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2であるためローレベルとなるはずである。
【0032】
ところが、インバータ54aのゲインを高くしすぎて、例えばコンパレータ50a,50bの比較結果がそれぞれ完全にグランド、電源電圧まで増幅されてしまうと、容量C31,C32は、グランドと電源電圧との中間電圧を補間することになるため、アナログ信号Vinと(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2との比較を行うことができない。
【0033】
従って、比較結果が失われないように、インバータ54aのゲインを、下位比較結果がグランドまたは電源電圧まで増幅されない範囲以内に下げる必要がある。
しかしながら、インバータ54aのゲインを低くすると、インバータ54aの電源からグランドへの貫通電流が増加するため、消費電力が増大するという問題点がある。
【0034】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、コンパレータの個数を増加させずに、ディジタル信号のビット数を増加させることができ、その消費電力を削減することができるADコンバータを提供することにある。
【0035】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数のコンパレータを用いて、アナログ信号と複数の参照電圧とを同時に比較し、前記アナログ信号をディジタル信号に変換するADコンバータであって、
前記コンパレータは、サンプル期間に前記アナログ信号を選択出力し、第1および第2の比較期間に第1の参照電圧を選択出力する第1のスイッチ群と、前記サンプル期間にアナログ信号を選択出力し、前記第1の比較期間に前記第1の参照電圧を選択出力し、前記第2の比較期間に前記第1の参照電圧に隣り合う第2の参照電圧を選択出力する第2のスイッチ群と、その一端がそれぞれ前記第1および第2のスイッチ群の出力に接続され、その他端が短絡されて比較結果とされ、前記サンプル期間に前記アナログ信号をサンプリングし、前記第1の比較期間に前記アナログ信号と前記第1の参照電圧とを比較し、前記第2の比較期間に前記アナログ信号と前記第1および第2の参照電圧の中間電圧とを比較する第1および第2の容量と、前記第1および第2の容量の比較結果を増幅する増幅回路とを有することを特徴とするADコンバータを提供するものである。
【0036】
ここで、前記ADコンバータは2段階並列型ADコンバータであって、前記コンパレータは下位コンパレータであるのが好ましい。
【0037】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のADコンバータを詳細に説明する。
【0038】
本発明のADコンバータは、例えば2段階並列型ADコンバータに適用する場合には、図4に示される2段階並列型ADコンバータ10と同じ内部構成を有するものである。即ち、本発明のADコンバータは、2段階並列型ADコンバータに適用する場合、クロックジェネレータ12、マトリクススイッチ14、上位および下位コンパレータ16および18R,18L、上位および下位エンコーダ20および22R,22L、加算器24等を有して構成される。
【0039】
なお、本発明のADコンバータは、基本的に、並列型ADコンバータや2段階並列型ADコンバータ等のように、アナログ信号と複数の参照電圧とを同時に比較する方式を採用するあらゆる種類のADコンバータに対して適用可能なものであるが、以下の実施例においては、2段階並列型ADコンバータに適用した場合を例に挙げて、図4に示される2段階並列型ADコンバータ10の概念図を参照しながら説明を行うものとする。
【0040】
図4に示される2段階並列型ADコンバータ10において、まず、クロックジェネレータ12は、2段階並列型ADコンバータ10の動作を制御する基本クロックを発生するものである。
【0041】
また、マトリクススイッチ14は、ディジタル信号Vout の上位ビット数に応じて、基準電圧Vrb,Vrtを均等に分圧して上位参照電圧Vrcを発生するとともに、ディジタル信号Vout の下位ビット数に応じて、選択信号に応じて決定される電圧範囲を均等に分圧して下位参照電圧Vrfを発生するものであって、マトリクススイッチ14には基準電圧Vrb,Vrtおよび選択信号が入力され、マトリクススイッチ14からは上位および下位参照電圧Vrc,Vrfが出力されている。
【0042】
上位コンパレータ16は、アナログ信号Vinと上位参照電圧Vrcとを比較するものであって、上位コンパレータ16にはアナログ信号Vinおよび上位参照電圧Vrcが入力され、上位コンパレータ16からは上位比較結果および選択信号が出力されている。
【0043】
同様に、下位コンパレータ18R,18Lは、アナログ信号Vinと下位参照電圧Vrfとを比較するものであって、下位コンパレータ18R,18Lには、ともにアナログ信号Vinおよび下位参照電圧Vrfが入力され、下位コンパレータ18R,18Lからは、それぞれ下位比較結果が出力されている。
【0044】
上位および下位エンコーダ20および22R,22Lは、それぞれ上位および下位比較結果をエンコードするものであって、上位および下位エンコーダ20および22R,22Lにはそれぞれ上位および下位比較結果が入力されている。
なお、下位コンパレータ18R,18Lおよび下位エンコーダ22R,22Lは、下位ビットの変換を交互に行うことによって、その変換速度および変換精度を向上させるために2組設けられている。
【0045】
加算器24は、上位および下位エンコーダ20および22R,22Lの出力を加算するものであって、加算器24には、上位および下位エンコーダ20および22R,22Lの出力が入力され、加算器24からは変換結果となるディジタル信号Vout が出力されている。
【0046】
ここで、図1に、下位コンパレータの一実施例の概念図を示す。
図示例の下位コンパレータ18bは、本発明を2段階並列型ADコンバータ10に適用した場合の下位コンパレータ18R,18Lの部分的な概念図を示すものであって、図示例においては、同一構成を有する3つのコンパレータ26a,26b,26cが示されている。なお、同図においては、マトリクススイッチ14を構成する抵抗素子R1,R2,R3,…も図示されている。
【0047】
図示例の下位コンパレータ18bにおいて、まず、コンパレータ26aは、スイッチSW10,SW11,SW12,SW13,SW14,SW15,SW16,SW17、容量C11,C12,C13、インバータ28a,28b,28c、およびラッチ30a,30bを有している。
【0048】
なお、スイッチSW10は、容量C11,C12の一端の負荷容量を一致させるために設けられているダミースイッチであって、例えば配線長等を調整することによって、容量C11,C12の一端の負荷容量を一致させることができれば、必ずしも設ける必要はないものである。
【0049】
また、スイッチSW10,SW11,SW12およびスイッチSW13,SW14,SW15は、それぞれ第1および第2のスイッチ群を構成するものであって、容量C11,C12は、それぞれ第1および第2の容量を構成するものである。また、インバータ28a,28b,28c、スイッチSW16,SW17および容量C13は、比較結果を増幅するための増幅回路を構成するものであって、その個数はインバータのゲインに応じて適宜決めればよい。
【0050】
コンパレータ26aにおいて、スイッチSW10,SW11,SW12の一端は、それぞれグランド、アナログ信号Vinおよび下位参照電圧Vrf1 に接続され、その他端は短絡されて容量C11の一端に接続されている。同様に、スイッチSW13,SW14,SW15の一端は、それぞれアナログ信号Vin、下位参照電圧Vrf1 および下位参照電圧Vrf2 に接続され、その他端は短絡されて容量C12の一端に接続されている。
【0051】
また、容量C11,C12の他端は短絡されてインバータ28aに入力され、インバータ28aの出力端は容量C13の一端に接続され、容量C13の他端はインバータ28bに入力され,インバータ28bの出力端はインバータ28cに入力され、インバータ28cの出力端は、ラッチ30a,30bに入力されている。また、スイッチSW16,SW17の両端は、それぞれインバータ28a,28bの入力端および出力端に接続されている。
【0052】
なお、ダミースイッチであるスイッチSW10は常にオフ状態とされ、スイッチSW11,SW13,SW16,SW17は制御信号φ1によって、そのオン状態またはオフ状態を制御され、以下同様に、スイッチSW12は制御信号φ2、スイッチSW14は制御信号φ3、スイッチSW15は制御信号φ4によって、そのオン状態またはオフ状態を制御される。
【0053】
同様に、コンパレータ26bは、スイッチSW20,SW21,SW22,SW23,SW24,SW25,SW26,SW27、容量C21,C22,C23,インバータ32a,32b,32cおよびラッチ34a,34bを有し、コンパレータ26cは、スイッチSW30,SW31,SW32,SW33,SW34,SW35,SW36,SW37、容量C31,C32,C33,インバータ36a,36b,36cおよびラッチ38a,38bを有している。
【0054】
コンパレータ26bは、コンパレータ26aのスイッチSW12,SW14,SW15に対応するスイッチSW22,SW24,SW25の一端に、それぞれ下位参照電圧Vrf2 ,Vrf2 ,Vrf3 が接続され、コンパレータ26cは、スイッチSW32,SW34,SW35の一端に、それぞれ下位参照電圧Vrf3 ,Vrf3 ,Vrf4 が接続される点を除いて、コンパレータ12aと同一構成を有するものであるから、ここでは、その構成についての詳細な説明を省略する。
【0055】
なお、同図においては、3つのコンパレータ26a,26b,26cだけしか図示されていないが、例えばコンパレータ26a,26b,26c以降のコンパレータ26d,26e,26f,…は、上記コンパレータ26a,26b,26cと同一構成を有するものであることは言うまでもないことである。
【0056】
また、上位コンパレータ16としては、本実施例においては、図5に示される構成を有するものを用いる。即ち、図5に示されるように、上位コンパレータ16aは、スイッチSW1,SW2c,SW3,SW4、容量Cc1,Cc2、インバータ40a,40b,40cおよびラッチ42を有し、スイッチSW1,SW2cの一端は、それぞれアナログ信号Vinおよび上位参照電圧Vrcに接続され、その他端は短絡されて容量Cc1の一端に接続されている。
【0057】
また、容量Cc1の他端はインバータ40aに入力され、インバータ40aの出力端は容量Cc2の一端に接続され、容量Cc2の他端はインバータ40bに入力され、インバータ40bの出力端はインバータ40cに入力され、インバータ40cの出力端はラッチ42に入力されている。また、スイッチSW3,SW4の両端は、それぞれインバータ40a,40bの入力端および出力端に並列接続されている。
【0058】
なお、本実施例のように、本発明を2段階並列型ADコンバータ10に適用した場合のクロックジェネレータ12、マトリクススイッチ14、上位および下位エンコーダ20および22R,22L、加算器24等の構成要件については、従来公知のあらゆる種類のものを用いることができる。
本発明を適用するADコンバータ10は、基本的に、以上のような構成を有するものである。
【0059】
次に、図2に示されるタイミングチャートを参照しながら、図5に示される上位コンパレータ16aおよび図1に示される下位コンパレータ18bのコンパレータ26aを例に挙げて、ADコンバータ10の動作について説明する。
【0060】
なお、図1に示される下位コンパレータ18bにおいて、スイッチSW11〜SW17は、それぞれ対応する制御信号φ1,φ2,φ3,φ4がハイレベルのときにオン状態とされ、ローレベルのときにオフ状態にされるものとする。また、図5に示される上位コンパレータ16aにおいて、スイッチSW1,SW3,SW4は制御信号φ1により制御され、スイッチSW2cは図示していない制御信号により制御されているものとする。
【0061】
アナログ信号Vinをディジタル信号に変換するに際しては、まず、アナログ信号Vinのサンプル期間t1において、制御信号φ1がハイレベルとされる。
これにより、上位コンパレータ16aのスイッチSW1,SW3,SW4、および、下位コンパレータ18bのスイッチSW11,SW13,SW16,SW17(スイッチSW21,SW23,SW26,SW27、スイッチSW31,SW33,SW36,SW37,…)がオン状態とされる。
【0062】
このとき、上位コンパレータ16aにおいて、スイッチSW1をオン状態とすることによって、容量Cc1の一端には、アナログ信号Vinが印加される。また、スイッチSW3,SW4をオン状態とすることによって、インバータ40a,40bの入力端および出力端はそれぞれ短絡され、その入力端および出力端の電圧は同電位である電圧Vb とされる。ここで、電圧Vb はインバータ40a,40bのPMOS/NMOSトランジスタのサイズ比により変化し、それらのサイズが等しい場合は、電源電圧Vdd/2となる。
【0063】
同様に、下位コンパレータ18bにおいて、スイッチSW11,SW13をオン状態とすることによって、容量C11,C12の一端には、同じアナログ信号Vinが印加される。また、スイッチSW16,SW17をオン状態とすることによって、インバータ40a,40bの入力端および出力端はそれぞれ短絡され、その入力端および出力端の電圧は同電位である電圧Vb とされる。同様に、電圧Vb はインバータ28a,28bのPMOS/NMOSトランジスタのサイズ比により変化し、それらのサイズが等しい場合は、電源電圧Vdd/2となる。
【0064】
従って、上位コンパレータ16aの容量Cc1および下位コンパレータ18bの容量C11,C12の両端には、それぞれアナログ信号VINおよび電圧Vb が印加されるため、容量Cc1および容量C11,C12は、その両端の電圧差(アナログ信号VIN−電圧Vb )によって次第に充電または放電される。
【0065】
次いで、上位ビットの比較期間t2において、まず、制御信号φ1がローレベルとされ、上位コンパレータ16aのスイッチSW1,SW3,SW4および下位コンパレータ18bのスイッチSW11,SW13,SW16,SW17がオフ状態とされた後、上位コンパレータ16aのスイッチSW2cが、図示していない制御信号によってオン状態とされる。
【0066】
これにより、容量Cc1および容量C11,C12にアナログ信号VINがサンプリングされるとともに、容量Cc1の一端には、アナログ信号VINの代わりに上位参照電圧Vrcが印加され、その結果、アナログ信号VINと上位参照電圧Vrcとの比較が行われる。
【0067】
即ち、容量Cc1は、その一端の印加電圧の変化量(アナログ信号VIN−上位参照電圧Vrc)に応じて充電または放電されるにつれ、その他端の電圧も同様に電圧Vb から(アナログ信号VIN−上位参照電圧Vrc+電圧Vb )に変動する。そして、この容量Cc1の他端の電圧変化は、インバータ40a,40b,40cによってハイレベルまたはローレベルに増幅され、上位比較結果としてラッチ42に保持されるとともに、この上位比較結果に応じて選択信号が出力される。
【0068】
このとき、マトリクススイッチ14においては、上位コンパレータ16(16a)から出力される選択信号に応じて、下位参照電圧Vrfの電圧範囲が決定され、下位コンパレータ18R,18L(18b)に下位参照電圧Vrf(Vrf1 ,Vrf2 ,Vrf3 ,…)が印加される。なお、上位ビットの比較期間t2は下位ビットのホールド期間であって、下位コンパレータ18bの容量C11,C12には、サンプリングされたアナログ信号VINが保持されている。
【0069】
次いで、下位ビットの第1の比較期間t3において、まず、制御信号φ2,φ3がハイレベルとされ、下位コンパレータ18bのスイッチSW12,SW14がオン状態とされる。
これにより、容量C11,C12の一端には、サンプリングされたアナログ信号VINの代わりに下位参照電圧Vrf1 が印加され、その結果、アナログ信号VINと下位参照電圧Vrf1 との比較が行われる。
【0070】
即ち、容量C11,C12は、その一端の印加電圧の変化量(アナログ信号VIN−下位参照電圧Vrf1 )に応じて充電または放電されるにつれ、その他端の電圧も同様に電圧Vb から(アナログ信号VIN−下位参照電圧Vrf1 +電圧Vb )に変動する。そして、この容量C11,C12の他端の電圧変化は、インバータ28a,28b,28cによってハイレベルまたはローレベルに増幅され、第1の下位比較結果としてラッチ30aに保持される。
【0071】
次いで、下位ビットの第2の比較期間t4において、制御信号φ3がローレベルとされ、スイッチSW14がオフ状態とされた後、制御信号φ4がハイレベルとされ、スイッチSW15がオン状態とされる。
これにより、容量C11の一端には下位参照電圧Vrf1 が印加されたままの状態で、容量C12の一端に、下位参照電圧Vrf1 の代わりに下位参照電圧Vrf2 が印加され、その結果、アナログ信号VINと(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2との比較が行われる。
【0072】
即ち、容量C11の一端の印加電圧は変化していないため、その他端の電圧も変化しない。また、容量C12は、その一端の印加電圧の変化量(下位参照電圧Vrf1 −下位参照電圧Vrf2 )に応じて充電または放電されるにつれ、その他端の電圧も同様に変化しようとするため、容量C11による他端の電圧変化は、容量C11,C12によって電圧分割され、容量C11,C12の他端の電圧変化は(下位参照電圧Vrf1 −下位参照電圧Vrf2 )/2となる。
【0073】
従って、容量C11,C12の他端の電圧は、(アナログ信号VIN−下位参照電圧Vrf1 +電圧Vb )から、(アナログ信号VIN−(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2+電圧Vb )に変動する。そして、この容量C12の他端の電圧変化は、インバータ28a,28b,28cによってハイレベルまたはローレベルに増幅され、第2の下位比較結果としてラッチ30bに保持される。
【0074】
最後に、上位比較結果、第1および第2の下位比較結果は、それぞれ上位および下位エンコーダ20および22R,22Lによってエンコードされ、加算機24によって加算されてディジタル信号Vout として出力される。
本発明のADコンバータ10は、基本的に、以上のように動作する。
【0075】
なお、本発明のADコンバータについて、本発明を2段階並列型ADコンバータに適用した場合を例に挙げて説明したが、本発明のADコンバータは、上記実施例には限定されるものではない。
【0076】
上記実施例においては、例えば下位参照電圧Vrf1 ,Vrf2 の中間電圧(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2を容量C11,C12によって補間しているが、さらに下位参照電圧Vrf1 と、補間された中間電圧(下位参照電圧Vrf1 +下位参照電圧Vrf2 )/2との中間電圧を補間するように構成して、隣り合う2つの下位参照電圧間の電圧を2分割、3分割、4分割、…してもよい等、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのは勿論のことである。
【0077】
また、本発明のADコンバータに用いられる上位コンパレータとしては、容量とスイッチの構成を下位コンパレータと同一とした図3のように構成することもできる。ここで、図3の制御信号φ3により制御されるスイッチは常時オフ状態とする。また、制御信号φ1、φ2’の動作タイミングは、図5の上位コンパレータ16aの動作と同一とする。こうすることにより、上位および下位コンパレータでサンプリング電位が狂うことを防止することが可能となる。
【0078】
【発明の効果】
以上詳細に説明したように、本発明のADコンバータは、個々のコンパレータにおいて、並列接続された第1および第2の容量により、まず、アナログ信号と第1の参照電圧との比較を行い、次いで、アナログ信号と第1の参照電圧およびこれに隣り合う第2の参照電圧の中間電圧との比較を行うものである。
本発明のADコンバータによれば、第1および第2の容量によって第1および第2の参照電圧の中間電圧を補間するため、コンパレータのインバータ数を増加させることなく、ディジタル信号のビット数を増加させることができる。また、第1および第2の容量には、アナログ信号および参照電圧が直接印加されるため、第1および第2の参照電圧の中間電圧を正確に補間することができ、変換精度を向上させることができる。また、インバータのゲインを高くすることができるため、貫通電流を削減することができ、消費電力を低減することができる。
【図面の簡単な説明】
【図1】 本発明のADコンバータの下位コンパレータの一実施例の構成回路図である。
【図2】 本発明のADコンバータの動作を表す一実施例のタイミングチャートである。
【図3】 本発明のADコンバータの上位コンパレータの一実施例の概念図である。
【図4】 2段階並列型ADコンバータの一例の概念図である。
【図5】 チョッパ型コンパレータの一例の概念図である。
【図6】 2段階並列型ADコンバータの動作を表す一例のタイミングチャートである。
【図7】 2段階並列型ADコンバータの別の概念図である。
【図8】 アナログ信号と参照電圧との関係を表す概念図である。
【符号の説明】
10 ADコンバータ
12 クロックジェネレータ
14 マトリクススイッチ
16,16a 上位コンパレータ
18R,18L,18a,18b,48 下位コンパレータ
20 上位エンコーダ
22R,22L 下位エンコーダ
24 加算器
26a,26b,26c コンパレータ
28a,28b,28c,32a,32b,32c,36a,36b,36c,40a,40b,40c,44a,44b,44c,54a,54b,56インバータ
30a,30b,34a,34b,38a,38b,42,46 ラッチ
R1,R2,R3 抵抗素子
rb,Vrt 基準電圧
rc 上位参照電圧
rf,Vrf1 ,Vrf2 ,Vrf3 下位参照電圧
in アナログ信号
out ディジタル信号
SW1,SW2c,SW2f,SW3,SW4,SW5,SW6,SW7,SW81,SW82,SW10,SW11,SW12,SW13,SW14,SW15,SW16,SW17,SW20,SW21,SW22,SW23,SW24,SW25,SW26,SW27,SW30,SW31,SW32,SW33,SW34,SW35,SW36,SW37 スイッチ
Cc1,Cc2,Cf1,Cf2,C1,C2,C31,C32,C11,C12,C13,C21,C22,C23,C31,C32,C33 容量
φ1,φ2,φ3,φ4 制御信号

Claims (2)

  1. 複数のコンパレータを用いて、アナログ信号と複数の参照電圧とを同時に比較し、前記アナログ信号をディジタル信号に変換するADコンバータであって、
    前記コンパレータは、サンプル期間に前記アナログ信号を選択出力し、第1および第2の比較期間に第1の参照電圧を選択出力する第1のスイッチ群と、前記サンプル期間にアナログ信号を選択出力し、前記第1の比較期間に前記第1の参照電圧を選択出力し、前記第2の比較期間に前記第1の参照電圧に隣り合う第2の参照電圧を選択出力する第2のスイッチ群と、その一端がそれぞれ前記第1および第2のスイッチ群の出力に接続され、その他端が短絡されて比較結果とされ、前記サンプル期間に前記アナログ信号をサンプリングし、前記第1の比較期間に前記アナログ信号と前記第1の参照電圧とを比較し、前記第2の比較期間に前記アナログ信号と前記第1および第2の参照電圧の中間電圧とを比較する第1および第2の容量と、前記第1および第2の容量の比較結果を増幅する増幅回路とを有することを特徴とするADコンバータ。
  2. 前記ADコンバータは2段階並列型ADコンバータであって、前記コンパレータは下位コンパレータである請求項1に記載のADコンバータ。
JP19318896A 1996-07-23 1996-07-23 Adコンバータ Expired - Fee Related JP3682126B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19318896A JP3682126B2 (ja) 1996-07-23 1996-07-23 Adコンバータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19318896A JP3682126B2 (ja) 1996-07-23 1996-07-23 Adコンバータ

Publications (2)

Publication Number Publication Date
JPH1041820A JPH1041820A (ja) 1998-02-13
JP3682126B2 true JP3682126B2 (ja) 2005-08-10

Family

ID=16303773

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19318896A Expired - Fee Related JP3682126B2 (ja) 1996-07-23 1996-07-23 Adコンバータ

Country Status (1)

Country Link
JP (1) JP3682126B2 (ja)

Also Published As

Publication number Publication date
JPH1041820A (ja) 1998-02-13

Similar Documents

Publication Publication Date Title
US11106268B2 (en) Method and system for saving power in a real time hardware processing unit
US10135457B2 (en) Successive approximation register analog-digital converter having a split-capacitor based digital-analog converter
US8704694B2 (en) A/D converter
TWI521887B (zh) 連續近似式類比數位轉換器
US5164728A (en) A/D converter with complementary interpolating voltage dividers
US6229472B1 (en) A/D converter
JPH06152420A (ja) アナログ/ディジタル変換器
JPH06120827A (ja) A/d変換器
US5187483A (en) Serial-to-parallel type analog-digital converting apparatus and operating method thereof
JPS59161916A (ja) アナログ−デイジタル変換器
US6611222B1 (en) Low-complexity high-speed analog-to-digital converters
US20050068218A1 (en) Pipelined and cyclic analog-to-digital converters
JP4684028B2 (ja) パイプラインa/d変換器
EP0290464A1 (en) Analog-digital converter
US4749984A (en) Subranging A/D converter with converging digitally controlled voltages
US5355135A (en) Semi-flash A/D converter using switched capacitor comparators
JP3682126B2 (ja) Adコンバータ
US6927723B2 (en) A/D converter and A/D conversion method
JP4242973B2 (ja) 逐次比較型adコンバータ及びそれを組み込んだマイクロコンピュータ
JPH09186594A (ja) コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法
US6906657B1 (en) Successive approximation analog-to-digital converter with sample and hold element
JP2001168713A (ja) Adコンバータ回路
JPH05218871A (ja) 並列型a/d変換装置
JP3086638B2 (ja) デジタル−アナログ変換回路およびアナログ−デジタル変換回路
US7283077B2 (en) Divide-add circuit and high-resolution digital-to-analog converter using the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050520

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080527

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090527

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100527

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120527

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130527

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees