DE2158378A1

DE2158378A1 - Digitales Filter

Info

Publication number: DE2158378A1
Application number: DE19712158378
Authority: DE
Inventors: Alain Cannes Esteban Daniel Jacques La Gaude Levilion Marc Etienne; Riso Vladimir; Nice Croisier (Frankreich). HOIs 3-08
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1970-12-17
Filing date: 1971-11-25
Publication date: 1972-06-22
Also published as: US3777130A; DE2158378C2; JPS5330972B1; GB1346698A; FR2118410A5

Description

Aktenzeichen der Anmelderin: Docket FR 970 012

Digitales Filter

Die Erfindung betrifft ein digitales Filter, bei dem durch die Errechnung des zweiten Gliedes der der gewünschten Filterwirkung entsprechenden Differenzgleichung periodisch Abtastwerte abgeleitet werden.

Eine Untersuchung digitaler Filter zeigt, daß sie unter Verwen-, dung digitaler Schaltungen aufgebaut werden können, die Multiplikationen an aufeinanderfolgenden Abtastwerten des zu filternden Analogsignals mit Gewichtungsfaktoren durchführen und die so erhaltenen gewichteten Werte aufaddieren.

Die Benutzung derartiger Filter war lange Zeit auf Laboratorien beschränkt, in denen Simulationen zur Prüfung der Eigenschaften entwickelter Geräte durchgeführt werden. Dabei werden die durch eine Analyse der Übertragungsfunktion des gewünschten Filters gewählten Gewichtungsfaktoren gespeichert und über einen Computer programmgesteuert zur Anwendung gebracht. Die Entwicklung der hochintegrierten Schaltungstechnik gestattet unter Anwendung derartiger Systeme die Herstellung geeigneter Schaltungen. Der Einsatz dieser Schaltungen erfordert jedoch infolge der Dimensionen und Kosten der Multiplikatoren Modifikationen im Filterauf bau. Es besteht also ein Interesse an Schaltungen zur Spei-

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cherung der errechneten Teilergebnisse, um damit den Einsatz von Multiplikatoren umgehen zu können. Es ist die der Erfindung zugrundeliegende Aufgabe, ein wesentlich vereinfachtes digitales Filter der genannten Art anzugeben. Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß in einem Speicher (ROM oder RAM) Teilergebnisse wiedergebende Werte gespeichert sind, die jeweils die mit derselben Gewichtung versehenen Teilbeiträge zu einem Gesamtergebnis darstellen, daß eine Einrichtung vorgesehen ist, die durch die von den mit derselben Gewichtung versehenen Bitgruppen gebildeten Worte gesteuert, Worte aus dem Speicher entnimmt und daß ferner eine Einrichtung vorgesehen ist, die die Abtastwerte periodisch durch Akkumulation der Teilbeiträge errechnet, nachdem in Verschiebeoperationen die den Bits der Differenzgleichung zugeordneten Gewichtungen berücksichtigt sind. Ein spezielles Ausführungsbeispiel als Rekursivfilter für PCM-codierte Signale besteht darin, daß eine erste und eine zweite aus in Reihe geschalteten Schieberegisterstufen bestehende Verzögerungsleitung mit einer der Anzahl der Bits des zu verarbeitenden Signals entsprechenden Anzahl von Stufen vorgesehen ist, daß die erste Verzögerungsleitung am Ausgang jeder ihrer Registerstufen und die zweite Verzögerungsleitung am Ein- und Ausgang jeder ihrer Registerstufen eine Anzapfung aufweist, daß die zweite Verzögerungsleitung einen direkten Filterabschnitt darstellt, dessen Eingang die Bits seriell zugeführt werden, und daß die erste Verzögerungsleitung einen Rückkopplungsabschnitt darstellt, dessen Eingang die vom zweiten Filter ausgegebenen Bits seriell zugeführt werden, daß an die Anzapfungen ein Adressendecoder angeschlossen ist, daß ein Speicher vorgesehen ist, in welchem Worte entsprechend der Teilbeiträge der gleichgewichteten Bits zu der gewichteten Summe der der Differenzgleichung zugeordneten Binärwerte enthalten sind, und daß ferner ein Akkumulator mit Verschiebeeinrichtung vorgesehen ist, der die partiellen, nacheinander aus dem Speicher geholten Teilbeiträge unter Berücksichtigung der Gewichtung addiert.

Vorteilhafte Ausführungsbeispiele der Erfindung sind in den

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Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigen:

Fig. 1 das Funktionsdiagramm eines Rekursivfliters,

Fig. 2 das Funktionsdiagramm eines erfindungsgemäßen

Rekursivfliters für PCM-codlerte Daten,

Fig. 3 das Funktionsdiagramm eines erfindungsgemäßen

Filters,

Fig. 4 das Funktionsdiagramm eines erfindungsgemäßen

Rekursivfilters für Δ-codierte Daten,

Fig. 5 das Funktionsdiagramm eines erfindungsgemäßen

Transversalfilters und

Fig. 6 das Funktionsdiagramm eines erfindungsgemäßen

Filters, welches mit einem RAM arbeitet.

Theoretisch kann die übertragungsfunktion eines Filters, abgetastet mit einer Frequenz Fs, zusammengesetzt werden durch Verwendung eines Gerätes, welches die schematisch in Fig. 1 gezeigten Operationen ausführt. Die aufeinanderfolgenden Abtastungen des zu filternden Signales X werden über eine Verzögerungsleitung Übertragung, welche sich aus Zellen mit einer Grundverzögerung T zusammensetzt, welche gleich der Abtastperiode ist. Das von den Anschlüssen einer jeden Verzögerungszelle abgenommene Signal wird mit einem gegebenen Faktor α multipliziert, der nach einem ausgewählten Verfahren entweder von der Impulswiedergabe oder von der gewünschten Frequenzübertragungsfunktion abgeleitet ist. Der Abschnitt des diese Operationen ausführenden Gerätes definiert einen Abschnitt mit der Bezeichnung "direkter Abschnitt". Die Ergebnisse dieser Gewichtung werden dann in der Σ-Stufe addiert. Das gefilterte Ausgangssignal Y wird in die Stufe Σ erneut eingegeben, nachdem es durch eine zweite Verzögerungsleitung gelaufen

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und die Gewichtungsoperationen mit anderen Werten des genannten Faktors α ausgeführt wurden. Der so definierte Abschnitt wird "Rückkopplungsabschnitt" genannt.

Ein solches Gerät muß Multiplikationen und Additionen ausführen und dazu eignet sich, nach Umwandlung der zu filternden Abtastwerte in die Digitalform, besonders ein Rechner. In diesem Falle liefert jeder Abtastwert ein logisches Wort, dessen Bits nach Durchlaufen verschiedener Stufen eines verzögernden Schieberegisters verarbeitet werden, um die oben angegebenen mathematischen Operationen auszuführen. Das Signal ist oft schon in digitale Form umgewandelt durch PCM- oder Δ-Modulation. Eine die direkte Filterung dieser codierten Signale ermöglichende Einheit ist besonders attraktiv. Ein wesentlicher Unterschied sollte jedoch zwischen den Geräten bestehen, die Δ- oder PCM-Signale verarbeiten, da im letzten Fall diese Geräte sich mit dem einem jeden Bit des PCM-Wortes zuzuordnenden Gewicht und mit dem Vorzeichen zu befassen haben während bei der Δ-Modulation diese Beschränkungen nur vorliegen, wenn das Signal (Δ) im PCM-Betrieb in (Δ) codiert umgewandelt wird. Diese Probleme sind besonders beim Bau von Rekursivfiltern kritisch, wo die Signale im direkten und im Rückkopplungsabschnitt des Filters unbedingt im selben Code stehen sollten.

Ein volldigitales Rekursivfilter ist im französischen Patent Nr. PV 7040291 vom 29.10.1970 genauer beschrieben. Bei diesem Gerät wird ein ROM zum Speichern einer Kombination verwendet, die den Ergebnissen der Addition der gewichteten Werte entspricht. Dann wird der Speicher direkt mit einem an verschiedenen Anzapfungen der Verzögerungsleitung gelieferten Wort adressiert. Der in diesem Gerät verwendete Prozeß kann auch auf die Filterung eines Signales im PCM-Betrieb unter der Voraussetzung angewandt werden, daß die zusammensetzenden Elemente die spezielle PCM-Charakteristik berücksichtigen.

Ein Filter für PCM mit fünf Bitwörtern kann z.B. mit Hilfe eines

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Schieberegisters zusammengesetzt werden, dessen einzelne Stufen fünf Bitpositionen enthalten. Die Ausgänge einer jeden der besagten Stufen werden auf einen ROM-Adreßdecodierer geleitet, wobei der erwähnte Speicher den Beitrag eines jeden betroffenen Bit mit derselben Gewichtung zur zu liefernden Summe als Ausgabe liefert. Um die Gewichtung der verschiedenen binären Bits zu berücksichtigen, kann ein Akkumulator verwendet werden, der sich aus einem binären Addierer mit einem angeschlossenen Schieberegister und einer Rückkopplungsschleife zusammensetzt.

Die zeitliche Beziehung für ein Tiefpaß- oder Bandpaßfilter ähnlich dem im Zusammenhang mit Fig. 1 beschriebenen Filter bei einer Abtastzeit t gleich NT, wobei T die Abtastperiode ist, kann folgendermaßen ausgedrückt werden:

Y(NT) = CX₁ Y(NT-T) + QL₂ Y(NT-2T) + (X₃ X(NT) + Cl₄ X(NT-T) worin α. , α-, α-, und α. sowie die Veränderlichen X und Y mit positiven Werten angenommen werden. (Dieses System ist nur als Beispiel zur Einführung der Vorzeichennotwendigkeit gegeben). Die Differenzengleichung kann in kompakter Form wie folgt geschrieben werden:

worin η die Zahl der Gewichtungsanzapfungen auf der Verzögerungs leitung oder im Schieberegister ist. Der Ausdruck α. bezeichnet die verschiedenen Gewichtungsfaktoren oder Koeffizienten wie oij, a„, a_, α. usw., die von einer Abtastung der Impulsansprache oder von der Filter-tibertragungsfunktion abgeleitet sind. Z. ist der Abtastwert für Y und X des zweiten Gliedes der obigen Differenzengleichung. Nennt man Z-? das j-ste Bit der Abtastung Z. erhält man bei der PCM mit M Bits

Z₁ - I 2<3-D . Z^
j = l

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worin Z?=O oder 1 entsprechend dem Wert des Bit der Abtastung Z. und M gleich der Anzahl von Bits 1 eines Abtastwortes ist. Die Zahl M ist mit derselben Genauigkeit definiert wie die vorweggenommenen Ergebnisse. Dann kann obige Gleichung wie folgt geschrieben werden:

η Μ HnM

Y = £ «_± . I 2<3-¹⁾.zj - Σ 2^-V . I VZJ =

P worin 2 -'"" gleich dem Gewicht des j-sten Bit ist, wenn man

η
. = I α. . Z?

S. = I α. . Z? nennt.

S. ist das Teilergebnis, welches dem i-sten Bit entspricht. Mit anderen Worten ist S. ein Teil des Endergebnisses.

Wenn man also die Impulswiedergabe des gewünschten Filters kennt, kann der Gewichtungsfaktor α. bestimmt werden, dann können alle Werte von S. unter Berücksichtigung der Genauigkeit der Berechnungen in einem Speicher gespeichert werden. Die Kombination der Bits für die verschiedenen Anzapfungen des Schieberegisters wird als eine Adresse für besagten Speicher benutzt. Dann kann die Operation Σ 2 ^³""¹ . S. einfach mit einem Akkumulator ausgeführt werden, der durch ein zu einem binären Addierer gehörendes Schieberegister gebildet wird oder durch einen anderen Akkumulator, der diese Operation ausführen kann.

Ein PCM-Rekursivfilter kann also ganz einfach hergestellt werden. In diesem Fall sollte der erforderliche ROM eine Kapazität von 2ⁿ Wörtern haben. Die Anzahl der Bits pro Wort B bestimmt die Berechnungsfehler in Verbindung mit der Differenzengleichung.

Ein Ausführungsbeispiel eines PCM-Filters gemäß obiger Beschrei-

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bung ist in Fig. 2 gezeigt. Ein ROM oder ein RAM, adressiert durch

vier Bits und daher 2 =16 Wörter entsprechend den erwähnten Teilergebnissen S. enthaltend, bildet das Zentralelement des Filters. Der Adreßdecodierer des ROM (AD-Decodierer) empfängt an seinem Eingang die betroffenen Bits mit demselben Gewicht, die zu den Elementen der oben definierten Differenzengleichung gehören, und adressiert eine Speicherposition, die das Ergebnis parallel auf den ROM-Ausgang liefert. Die vom ROM kommenden B-Bits werden auf den Addierer A übertragen. Die vom Addierer kommenden und die Ausgabexnformation Y(NT) enthaltenden Bits werden über eine Stufe an A zurückübertragen, welche eine Division durch 2 oder eine Rechtsverschiebung durch ein von einem Taktgeber H gesteuertes Tor G vornimmt.

Nach dem Abrunden auf M Bitpositionen wird der Ausgang der Stufe A in serielle Form gebracht durch CPS, bevor er auf die Schieberegister Cl und C2 zurückgekoppelt wird. Jedes der beiden Elemente Cl und C2 wird durch ein Schieberegister mit M Bitpositionen gebildet. Somit stellt das Ausgabebit des Registers Cl zu jeder Zeit das Bit von Y(NT-T) dar, welches an den Eingang 1 des ROM-Adreßdecodierers angelegt wurde, während das von C2 kommende Bit das Bit von Y(NT-2T) darstellt, welches an den Eingang 2 besagten Decodierers angelegt wurde. Die Eingänge 3 und 4 des Decodierers werden in entsprechender Weise mit den Bits des PCM-Probewertes X(NT), die sequentiell übertragen werden, und mit den von einem Schieberegister C3, welches identisch mit den Registern Cl und C2 ist, kommenden Einsen gespeist. Die Bits werden auf den X-Eingang mit einer Rate von MxFs gegebenen, wobei Fs die Abtastfrequenz ist. Der Taktgeber H stellt den Akkumulator A mit der Abtastfrequenz Fs zurück.

Dieses Gerät enthält eine Anzahl von Adressiereingängen n=4 entsprechend 16 ROM-Adressen. Daher kann zu jedem Zeitpunkt t, wenn j die Ordnungszahl des verarbeitenden Bits der Abtastung Z. ist, Y geschrieben werden als:

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3=1
j

2^¹* χ

«· 8 —

Z j + a₂ %\ + Ct₃ Z₃ ¹ + a₄ ζ

worin Z^, Z^, Z₃ ¹ und Z^ die Bits mit der Gewichtung 2^¹^ zum
Zeitpunkt t and den oben definierten Eingängen 1, 2, 3 und 4
darstellen. Diese Bits können nur 0 oder 1 sein. Jede Konfiguration des Wortes Z^ Z^ Z-¹ 7?. entspricht einer einzigen Konfiguration der Summe S., einem Anteil gemäß folgender Tabelle:

	O	O	•	O	1	O	β	-
O	O	O		O	β*		⁺ O₁,
O	Q	1	1	«3	⁺ O₃
O	O	1	O	«3	* O3 ⁺ Oij.
O	1	O	1	O₂
P-	1	O	O	O₂	⁺ o, ;
O	1	1	1	. O₂	♦ a₃
O	1 --	A	O	O₂	⁺o₃ * a_k
O	O	O	ί	Ol	* O₂
1	ο ·	O	ο		+ O₂ ⁺OIj
1	O	1	1		+ a₂ + O₃
. 1	O	1	O		⁺ O₂ +O₃ ⁺O₁J
1	1	O	1
1	1	O	ρ	: ■ i ^ttl
M '=	1	1	1	: r oi
1	1	1		♦ » Oj
1			Tö/ß/fj9n

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Der ROM sollte also 16 Wörter enthalten, die durch das Wort ^Zl ^Z2 ^Z3 ^Z4 ^adressiert werden. Die aus dem K)M abgerufenen Wörter sollten dann unter Berücksichtigung der Gewichtung 2*³~ ' addiert werden. Die Gewichtungsoperationen erhält man jetzt durch einfache Verschiebung des entsprechenden Wortes, nachdem man das Ergebnis der vorhergehenden Operationen erhalten hat, um eine Position in die niederen Stellen bevor das während der vorhergehenden Operationen abgerufene j-te Wort addiert wird. Das im Zusammenhang mit Fig. 2 beschriebene System übernimmt durch mehrfache Wiederholungen die aufeinanderfolgenden Speicheroperationen und die obige Operation durch Verschieben des vorhergehenden Ergebnisses nach rechts und Addition des Ergebnisses dieser Operation zu dem neuen aus dem ROM geholten Wort S.. Diese Operationen werden dadurch ausgeführt, daß der Addierer A in einer Schleife durch die Zweier-Divisionsstufe läuft und dadurch die Rechtsverschiebung bewirkt. Die Verkürzung des Ergebnisses erfolgt außerdem dadurch, daß man aus M werthöhere Bits des Gesamtergebnisses unter Berücksichtigung der für den auf der Teilsumme erhaltenen Höchstwert angenommenen Standardisierung, die die Lage des Kommas bestimmt, nimmt und durch Addition von 0,5 zu dem so erhaltenen M-Bitwort rundet.

Das oben beschriebene Gerät zur Filterung von PCM-Daten kann natürlich auch für Δ-Signale angewandt werden, wenn gewisse Änderungen von Einzelheiten vorgenommen werden, die später beschrieben werden.

Die PCM- oder Δ-Signale können positiv oder negativ sein und das bisher beschriebene System zeigte bis jetzt keinerlei Berücksichtigung dieser Tatsache. Wenn die Signale im binären Code Zweier-Komplement genannt werden, so ist das die höchste Stelle M belegende Bit S. das einzige, welches dem Signal beispielsweise durch seine Stellung auf 1 anzeigt, daß sein Beitrag zu der im Akkumulator auszuführenden Rechnung abzuziehen ist. Dadurch wird die Verwendung eines ROM erforderlich, denn nicht nur die Werte S., sondern auch die Werte -S. enthält. Die benötigte ROM-Kapa-

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zität ist dann doppelt so groß wie die oben gelieferte. Diese Beschränkungen können überwunden und nur 2ⁿ Wörter auf verschiedene Weise gespeichert werden. Bei dem einen Verfahren werden die spezifischen Eigenschaften des Zweier-Komplementcode, bei anderen Verfahren wird ein anderer Code benutzt.

Im ersten Fall existieren verschiedene Lösungen, von denen zwei hier benutzt wurden. Bei der einen Lösung bleibt der Wert einer im Zweier-Komplement geschriebenen Zahl für jede Erweiterung des Wortes in höhere Werte hinein (Erweiterung nach links) unverändert, indem man das zuletzt geschriebene Bit wiederholt. Bei diesem Code ist der Beitrag des mit der höchsten Gewichtung versehenen Bit negativ/ während die 1 der anderen Bits positiv ist. Der Wert der im Zweier-Komplement geschriebenen Zahl ändert sich durch Erweiterung nach links natürlich nicht, weil das lediglich die Anwendung derfolgenden Eigenschaft bedeutet

Bei einem anderen Verfahren ist vorgesehen, die Multiplikation unabhängig vom Vorzeichenbit auszuführen, wenn das Vorzeichenbit des Multiplikationsfaktors einer Multiplikation von zwei Zweier-Komplementzahlen so oft wiederholt wird wie die Anzahl von Bits B des Multiplikanten. Das oben aufgezeigte Problem kann in diesem Fall dadurch gelöst werden, daß man die Länge des Wortes Z. auf M+B Bits erweitert, indem das Vorzeichenbit wiederholt. Die Akkumulatorkapazität kann unter der Voraussetzung unverändert bleiben, daß die Wertskala so gewählt wird, daß nach Abrundungen der Verlust von B-Bits mit der niederen Gewichtung keine Bedeutung hat, da es zum Weglassen der Bruchwerte kommt. Dieser Verarbeitungsbetrieb ist jedoch langsam, da er B Grundzeiten mehr erfordert, als durch das oben geschriebene Gerät erwartet werden.

Das zweite die Eigenschaften des Zweier-Komplementcode ausnutzende Gerät macht sich die Möglichkeit zunutze, da« richtige Ergebnis

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am Ende einer Akkumulation zu erhalten, indem das Bit, den Vorzeichenbeitrag S., (j=M), subtrahiert, wenn dieses Bit einer binären Eins entspricht und daher ein negatives Vorzeichen darstellt. Die direkte Lösung bei der Anwendung dieses Verfahrens besteht in der Verdoppelung der ROM-Kapazität durch Addition der entsprechenden negativen Werte zu den vorher aufgezeichneten 2ⁿ Werten von S. und durch Unterscheidung der Existenz von Vorzeichen beim M-ten Gewicht durch Addition eines n+1 Adreßbit zum ROM. Diese Speichererweiterung wird vermieden, indem man einen Index für die Abfühlung des Vorzeichenbits verwendet. Der jeweilige Beitrag S. für das aus dem ROM abgerufene j=M entsprechend

MMM

dem in der Adresse Z, Z₀ ... Z sollte vor der Akkumulation nega-

1 2 η

tiv gemacht werden. Zu diesem Zweck werden die B-Bits des Inhal-

M M KT

tes der Adresse Z.- Z₂ ··· Z komplementiert und eine binäre Eins zum Ergebnis addiert. Diese Lösung ist sehr vorteilhaft, da sie eine wesentliche kürzere Verarbeitungszeit fordert als die zuerst genannte, während ein ROM mit gleicher Kapazität benutzt wird, d.h. für das gegebene Beispiel mit einer Kapazität von 16 Wörtern.

Diese Kapazität kann noch einmal reduziert werden, indem man die Verwendung eines modifizierten internen Zweier-Komplementcode (CIM) mit der erwähnten Indexiertechnik gemäß nachfolgender Erklärung kombiniert. Der Wert einer jeden im Zweier-Komplement codierten Zahl {Z} kann wie folgt angegeben werden (wobei wegen der einfacheren Erklärung nur ganze Zahlen berücksichtigt werden, das Argument sich jedoch auch auf Brüche anwenden läßt):

M-I fk-Λ \

¹-¹» + Σ ² · ^zk

k=l

worin M die Anzahl der Bits des Wortes {Z} und z_R oder z_M der binäre Wert des Bits nach seinem Rand ist. Im CIM-Code sieht dasselbe Wort unter Berücksichtigung der logischen Identität wie folgt aus

1 = Z₁ + ZT und durch Einsetzen von ZlT für Z„ ergibt sich:

KK Ά el

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- 12 M
{Ζ} I 2^(k"²⁾ (ζ, - ζ,

Λ. Λ

k=l

worin ζ gleich ο ist.

Diese beiden Gleichungen zeigen, daß ein CIM-codiertes Wort leicht aus dem im Zweier-Komplement codierten Wort abzuleiten ist durch Zuordnung eines Bit ζ =o zum Stellenrang Null und einer Gewichtung 2 und somit Darstellung eines zusätzlichen Bit EB; durch Wiedergabe aller M Zweier-Komplementbits ohne Veränderung mit Ausnahme des einen der höchsten Stelle Z_M# welches komplementiert ist, und durch Reduzierung der Gewichtungen dieser M-Bits um Eins. Die Wörter im CIM-Code haben daher ein Bit mehr als die im Zweier-Komplementcode.

Durch Anwendung dieses Code für Z. in der Berechnung von Y erhält man:

η Y=I

J=I

η Μ

^(j"²⁾ χ (zj - ZJ) - 2"¹

Y=I I Ot₁. 2^(j"²⁾ χ (zj - ZJ) - 2

M η

Y = I 2^(j"²⁾ χ I a_i χ (Z^ - Z^) - 2"¹

indem man

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- 13 η
I α_± χ (Z? - Z^) und S_Q « -(O₁ + O₂ + ..

das dem j-ten Bit entsprechende Teilergebnis nennt

M
Y = £ 2^(j"²⁾ χ S. + 2"¹ χ S₀ J=I

Es reicht daher aus, wenn man über die Werte von S. und S verfügt.

Der obige Ausdruck zeigt/ daß der Speicher alle Kombinationen Σ ±α. enthält, wenn Z. einmal CIM-codiert ist. In diesem Fall werden die im Zweier-Komplementcode auf den Adressen O und 15 der Tabelle geschriebenen Speicherwörter unter Steuerung der Z-Adreßwörter abgerufen und nacheinander akkumuliert, nachdem sie ihrem Gewicht entsprechend verschoben wurden. Dann braucht der Akkumulator nicht festzustellen, wenn j=M ist, sondern jedes aus dem Speicher geholte Wort kann gemäß nachfolgender Aufstellung positiv oder negativ sein, je nach dem Wert von j.

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nichtmodifi-
zierte
Adresse

(8)

(9)

(10)

(11)

(12)

(13)

(14)

(15)

0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 1 0 1 0 1 0 1

0 0 0 0 1

V 1

0 1 Q 1 0 1 0

+ O₂ .♦ O₃ ♦ Oi,) + O₂ + Ct₃ - Οι,) (ctj + O₂ - O₃ +

- O₂ + O₃ +

(αχ -O₂ ⁺ O₃-

- O₂ - O₃ ♦

- O₂ — O₃ "

(O₁ -

- O₂ ** O₃ ♦

O₂ + O₃ -

O₂ ♦ O₃ +

♦ (O₁ + O₂ - O₃ + Oij) + (O₁ + O₂ + O₃ - O₅) + O₂ ♦ O₃ ♦ O₁^)

Die in obiger Tabelle erscheinende Symmetrie verdeutlicht die Tatsache, daß eine Speicherung von 8 anstelle von 16 Wörtern ausreicht, um alle möglichen Kombinationen im Speicher zu Das Bit ZJ kann als Index zur Komplementierung der durch das

O H-O

i
Wort Z^ Z|

gelieferten Adresse einerseits und zur I

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des Signales von S. andererseits je nach dem Wert von j benutzt werden, sobald Z^=I 1st. Diese Operationen können mit aus XOR-Schaltungen ausgeführt werden.

Aus der Tabelle 1st außerdem zu ersehen, daß die Indexierung

auch alt einem der Bits Z^, Z^ # z\ oder Z-J erfolgen kann, wobei die anderen als Adresse benutzt werden.

Zwecks Eignung für den CIM-Code muß das Diagramm der Fig. 2 verändert werden. Für diesen Zweck genügt es, die Kapazität der Register Cl bis C3 um 1 Bit zu erhöhen, den Serienwandler CPS mit einem Konverter auszurüsten, der den Zweier-Komplementcode in den CIM-Code umsetzt (das Bit mit der niedrigsten Gewichtung wird beim Abrunden durch eine Null ersetzt und das Vorzeichenbit komplementiert), die Division durch 2 (Schiebeoperation) für das Bit mit der niedrigsten Stelle zu verhindern, indem man ein vom Taktgeber H bei jeden M+l Bits gesteuertes Tor G¹ verwendet. Das X(NT) muß vorher natürlich im CIM-Code codiert werden.

Nachdem die in Fig. 2 gezeigte Schaltung auf diese Weise verändert wurde, erhält man das Diagramm der Fig. 3. In dieser Figur laufen die Bits zj, z| und Z j durch die Schaltungen X0R2, X0R3 bzw. X0R4 bevor zur Adressierung des Speichers benutzt werden, wobei das zweite Ausgangssignal dieser Schaltungen geliefert wird durch den Index Z^, der bei Stellung auf binäre 1 die zuerst erwähnten Bits komplementiert.

Außerdem sollte das Vorzeichen des in Zweier-Komplementform mit B-Bits geschriebenen Wortes, welches aus dem Speicher abgerufen wird, ebenfalls modifiziert werden, wenn Z^=I ist, da der Speicher nur eine Hälfte der Teilbeiträge zum Endergebnis enthält. Zu diesem Zweck können besagte B-Bits und der Index einer XOR-Verknüpfungsoperation mit der Schaltung XORl unterworfen werden und dann wird durch den Akkumulator eine binäre 1 zum Ergebnis addiert.

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Die oben beschriebene Konstruktion des digitalen Filters läßt sich nicht nur für die PCM-Modulation anwenden, sondern auch für die in PCM umgesetzte -Modulation. Für diesen Fall hat die oben erwähnte Patentanmeldung gezeigt, daß die vom ROM abgeleitete Information in Form einer mehrstufigen Δ-Modulation vorliegt und daß sie vor der erneuten Eingabe in den Rückkopplungsabschnitt des Filters neu codiert werden sollte. Das erklärt die Existenz des Δ - CIM-Konverters in dem in Fig. 4 gezeigten Gerät in der CPS-Schaltung. Ebenso sollten alle ROM-Adreßbits im selben Code stehen und die in PCM codierte Δ-Information wird in den CIM-Code umgesetzt Δ2 ■*■ CIM.

Obwohl die bisherige Beschreibung der Erfindung auf Rekursivfilter beschränkt war, gelten obige Berechnungen auch für ein Transversalfilter. Dieses Filter ist einfacher aufgebaut als ein Rekursivfilter, das nur den direkten Abschnitt umfaßt.

Geht man von dem in Fig. 2 gezeigten Gerät aus, so erhält man leicht die in Fig. 5 gezeigte Anlage. Das PCM-codierte Signal wird an den Eingang der Verzögerungsleitung C¹¹I, C"2 ... Cn angelegt. Mit den am Eingang des ROM-Decodierers erscheinenden Bits wird der ROM adressiert. Wörter werden aus dem ROM genauso abgerufen und dann akkumuliert, wie es oben beschrieben wurde.

Bei manchen Anwendungen ist ein Gerät erwünscht, dessen Gewichtungsfaktoren im Echtzeitbetrieb Verändert werden können. Das ist z.B. der Fall, wenn Ausgleichseinheiten an übertragungsleitungen angeschlossen werden. Dann ist die Verwendung eines ROM nicht mehr möglich, die durch die Verfügbarkeit der Teilbeiträge zum Endergebnis erzielten Vorteile sollten jedoch aufrechterhalten werden. Dieses Problem kann durch Verwendung eines RAM gelöst werden. In den RAM-Registern werden die Teilbeiträge gespeichert und können bei Bedarf vor Verwendung in irgendeinem Gerät verwendet werden, weil eine Verknüpfungsschaltung vorhanden ist. Fig. 6 zeigt das Funktionsdiagramm eines Ausführungsbeispieles eines derartig ausgelegten Filters. Die Faktoren

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Ot₁, α₂/ α₃ und Ct₄ werden auf eine LOG-Stufe übertragen, die mit Rechenstufen ausgerüstet ist, welche die Werte der Teilbeiträge S. aus der obigen Tabelle liefert, die in der in Fig. 3 gezeigten Einheit bei den Adressen O bis 8 aufgezeichnet wurden. Diese Wörter werden in den Registern 1 bis 8 des RAM gespeichert. Der übrige Aufbau und die Arbeitsweise des in Fig. 6 gezeigten Gerätes gleichen dem in Fig. 3 gezeigten Gerät in allen Punkten.

Jedes Gerät dieser Erfindung benutzt einen Akkumulator, in welchem Schiebeoperationen ausgeführt werden. Die Wahl dieser Akkumulatoren wird wesentlich durch die Absicht eingeschränkt, in Echtzeit zu arbeiten. Die durch die aus Speicher und Akkumulator bestehende Baugruppe auszuführende gesamte mathematische Operation entspricht einer Serien-Parallelmultiplikation der beiden Faktoren α α , ... α und Z Z .... Z., wobei der in α erscheinende Faktor parallele Form und der in Z erscheinende Faktor serielle Form hat und jeder Wert für α. und Z. (wobei sich von 1 bis η ändert) in binärem Code geschrieben ist. Die Operation kann durch Verwendung eines Parallel-Serienakkumulators (parallele Eingabe - serielle Ausgabe) ausgeführt werden, wie er. von Mr. Richards in seinem Buch "Arithmetic operations in digital computers" auf S. 155 beschrieben ist, wenn diese Schaltung entsprechend angepaßt wird.

Das Diagramm der Fig. 7 zeigt ein Filter, welches in allen Punkten ähnlich dem Filter in Fig. 3 ist, jedoch wurde das Register Cl entfernt, da der Akkumulator bereits eine Verzögerung von einer Wortdauer liefert und daher wurde der Aufbau des Akkumulators dargestellt. Die Wörter der erwähnten Register stehen bekanntlich im CIM-Code mit M+l Bits (in diesem Fall 6), die Wörter im Speicher stehen im Zweier-Komplement mit B-Bits (in diesem Fall 5). Die den oben angegebenen mathematischen Operationen entsprechenden Akkumulationsoperationen werden im Zweier-Komplementcode ausgeführt und das Ergebnis muß in den CIM-Code umgewandelt werden, bevor es in das Register C2 eingegeben wird.

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Das Grundelement dieses Akkumulators ist ein in Fig. 7a gezeigtes Modul (BAS). Es umfaßt ein Addierwerk mit zwei Oateneingängen A· und B', einen Übertragungseingang Ci und zwei Ausgänge So und Co für die Summen- bzw. Übertragsausgabe besagten Addierers. Das Modul BAS ist mit zwei Dateneingängen A und B ausgerüstet, zwei Steuereingängen J und.K und zwei Ausgängen S und C. Die Ausgänge S und C sind entsprechend an Summen- und Übertragsausgabe besagten Addierers angeschlossen. Der Eingang B ist direkt mit B' verbunden, der Eingang A mit A¹ über ein Tor Pl, welches durch das an J nach Komplementierung durch Il angelegte Signal gesteuert wird. Die Signale auf J und K werden auf den Eingang Ci über das Tor P2 und ein Oder-Glied mit zwei Eingängen übertragen. Das bei CO erscheinende Übertragssignal des Addierers wird durch Verwendung eines Verzögerungselementes um eine Bitzeit 8 verzögert und erneut an den Eingang Ci über den zweiten Eingang des Oder-Gliedes und ein Tor P3 angelegt, welches durch das in K angelegte und durch 12 komplementierte Signal gesteuert wird.

Einen Akkumulator erhält man durch Verbindung verschiedener BAS-Stufen in Kaskadenform, bei welcher der Ausgang S einer Stufe an den Eingang A der folgenden Stufe über ein Verzögerungselement 8 angeschlossen ist und durch parallele Eingabe der Ergebnisse besagter aus dem Speicher abgerufener Teilbeiträge in die Eingänge B.

Somit sind die Ausgänge der verschiedenen Stufen XORl entsprechend direkt mit dem Eingang B einer Stufe BASl bis BAS4 verbunden. Der Ausgang der Stufe, welche das Bit mit der niedrigsten Gewichtung des vom XORl ausgegebenen Wortes führt, ist mit dem Eingang B des BAS5 bis BAS6 verbunden und empfängt einerseits besagtes betroffenes Bit mit der niedrigsten Gewichtung auf seinem Eingang A und andererseits das Bit Z^ auf seinem Eingang 3. Die Zwischenstufe BAS6, deren Eingang J auf Null steht und deren Eingang K mit den Eingängen K des BASl bis BAS5 verbunden irt-, dient zur Addition der der Vorzeichenänderung entsprecheivJen binären Eins, welche in der obigen Beschreibung der Fig. 3 auf-

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geführt ist, wenn Z^=I ist. Somit verändern bei Bedarf XORl und BAS6 das Vorzeichen des aus dem Speicher abgerufenen Teilbeitrages.

Zu jeder Bitzeit wird das Bit mit der niedrigsten Gewichtung des Akkumulationsergebnisses ausgestoßen, indem die Summeninformation nach rechts verschoben wird, welches einer in Fig. 3 angezeigten Division durch 2 entspricht. Gleichzeitig wird die Summeninformation einer jeden BAS-Stufe auf den Eingang A der folgenden Stufe nach einer Verzögerungszeit von 1 Bit übertragen. Der Akkumulator ist dann zum Empfang des nächsten Teilbeitrages auf den Eingängen B und zur Wiederholung der vorhergehenden Operation bereit, bis alle Bits des Wortes Z. benutzt sind.

Verschiedene Beobachtungen gestatten eine Verbesserung dieses Akkumulators und liefern gleichzeitig eine bessere Anpassung an den speziellen Bedarf dieser Erfindung. Im Zusammenhang mit der Verarbeitung der Teilbeiträge wurde bereits gesagt, daß durch die Existenz des Vorzeichens der im Zweier-Komplementcode geschriebenen Wörter eine Erweiterung des Wortes nach links dadurch möglich ist, daß man das Bit mit der höchsten Gewichtung (Vorzeichenbit) M-mal wiederholt. Bei den aufeinanderfolgenden Akkumulationsschritten braucht das Vorzeichenbit jedesmal um nur eine Stelle erweitert zu werden. Dann erfordert die Linkserweiterung keine zusätzliche BAS-Stufe. Zur Simulation dieser Erweiterung braucht lediglich der verzögerte Ausgang S des BASl direkt auf seinen Eingang A zurückgegeben werden, wie es in Fig. 7 dargestellt ist.

Die rationelle Ausnutzung der Anlage allgemein und des Speichers im besonderen bringt die Wahl einer für den Teilbeitrag reservierten Speicherstelle mit sich.

ai| die den Teilbeitrag nicht übersteigt, welcher die Zahl

erfordert, die der zweiten Potenz des unmittelbar oben erwähnten Teilbeitrages entspricht. Diese Operation stellt eine Standardi-

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sierung dar, die die Kommastelle im Akkumulationsergebnis festlegt und einen Rang p, welcher gleich dem natürlichen Logarithmus besagter Potenz ist (p kann positiv oder negativ sein). Im Fall der Fig. 7 ist p=2 und B=5 und daher der größte Teilbeitrag gleich 3,75, wobei zur Standardisierung des Ergebnisses der Inhalt von BASl und BAS2 am Ende des Akkumulationsprozesses vernachlässigt werden muß, da sie dann keine für das Ergebnis wertdarstellende Zahl enthalten können. Berücksichtigt man die Eigenschaften des Zweier-Komplementcode, so können diese Stufen nur eine Erweiterung des Vorzeichenbits besagten Teilbeitrages enthalten und können daher gelöscht werden.

Das Z-Wort im CIM-Code, welches M+l Bits enthält, entspricht dem Zweier-Komplementwort mit M Bits, d.h. fünf Bits für das in Fig. gezeigte Beispiel. Das erklärt die Anwesenheit von 81. Außerdem wird das Endergebnis abgerundet und die zu diesem Ergebnis führende Berechnung erfordert wieder ein zusätzliches Bit, wodurch die Existenz von 82 erklärt ist.

Nach M+l Bitzeiten wird drittens die Verarbeitung eines Z-Wortes für den Speicher beendet, der Akkumulator ist jedoch noch nicht leer, es bleiben noch B-p Bits zur Verwendung übrig. Die evtl. resultierende langsamere Filterung wird durch die beiden Register Rl und R2 und die beiden Stufen BAS7 und BAS8 vermieden, die die Operation beenden und die Freigabe von BASl bis BAS6 ermöglichen.

Die Register Rl und R2 bestehen aus Stufen D, die ähnlich aufgebaut sind wie die in Fig. 7b gezeigte und zwei Dateneingänge Do und Eo enthalten, einen Prüfeingang L und einen Ausgang F. Jede Stufe enthält eine Verriegelung FFl, die als 8-Bitzeit-Speicherelement arbeitet und deren Ausgang an den Punkt F und deren Eingang an den Ausgang eines Oder-Gliedes ORl mit zwei Eingängen angeschlossen ist. Die Eingänge Do und Eo speisen zwei Tore P3 und P4, die durch das Signal bei L bzw. sein von 13 geliefertes Komplement gesteuert werden. Die Ausgänge von

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P3 und P 4 werden an das Oder-Glied 1 angelegt.

Das Register Rl besteht aus den Stufen Dl, D2, D3 und aus Verriegelungen 83, 84, 85 in Kaskadenschaltung. Sein Ausgangssignal wird vom Ausgang der Verriegelung 85 abgenommen.

Das Register R2 enthält Stufen D¹I bis D¹7 und die Stufe BAS7. Sein Eingang wird vom Ausgang von D'7 genommen.

Die Eingänge Do der Stufen Dl bis D3 sind mit den Ausgängen C des BAS3 bis BAS5 verbunden. Der Eingang Eo von Dl steht auf Null, die Einsen von D2 und D3 sind mit dem Ausgang F der vorhergehenden Stufe D verbunden, die zu demselben Register gehört. Den Ausgang von Rl erhält man durch Kaskadenverbindung von 83, 84, 85 mit dem Ausgang von D3.

Die Eingänge Do der Stufen D¹I bis D¹3 sind mit den Ausgängen S von BAS2 bis BAS4 verbunden. Die Eingänge Eo von D¹2 und D¹3 sind mit den Ausgängen F der vorhergehenden Stufe D von R2 verbunden. Die Punkte F und Eo von D¹I sind miteinander verbunden. Der Ausgang C des BAS6 ist an die Do von D¹4 angeschlossen, dessen Ausgang Eo auf Null steht. Die Ausgänge F von D¹4 und D¹3 sind an die Eingänge A und B des BAS7 angeschlossen, dessen Eingang J auf Null steht und dessen Eingang K mit den Eingängen K von BASl bis BAS6 gemeinsam ist. Der Rest des Rsgisters R2 setzt sich zusammen aus D'5, D'6 und D¹7, deren Eingänge Do mit dem Ausgang S von BAS5 und den Ausgängen F von D'5 und D¹7 verbunden sind. Der Ausgang von 85 ist an den Eingang B des BAS8 über das Oder-Glied 0R2 angeschlossen, dessen zweiter Eingang an den Ausgang von D7 über ein Und-Glied ET4 gelegt ist. Die Eingänge K und J des BAS8 sind mit K der BASl bis BAS7 gemeinsam. Der Ausgang von D'7 wird an den Eingang A des BAS8 gelegt. Der Ausgang S des BAS8 ist an einen Eingang eines Oder-Gliedes Po¹ angeschlossen, dessen Ausgang mit einem Eingang von X0R5 verbunden ist, welches den Eingang des Registers C2 speist. Die Synchronisation der Anlage erfolgt mit einem binären Signal Si=I zu den Zeitpunk-

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- 22 ten, an denen die zusätzlichen Bits E/B und Z_u verarbeitet wer-

den und für die anderen Bitzeiten eines jeden Wortes Z gleich Null sind (indem in der Figur gezeigten Fall kommen Wörter im CIM-Code synchron an und umfassen 6 Bits, daher ist zu den Bitzeiten 1 und 6 Si=I). Das Signal Si wird direkt auf den zweiten Eingang des X0R5 übertragen. Nach einer Verzögerung von einer Bitzeit wird es auch über die Verriegelung 86 (daher ist der Ausgang von 86 zu den Zeiten 1 und 2 gleich 1) auf den Eingang J der Stufen BASl bis BAS5 übertragen. Die zusammenfallende Information der Signale Si und seines verzögerten Gegenstückes läuft über ein ünd-Glied ET5 (daher ist der Ausgang von ET5 zur Zeit 1 gleich 1) und treibt die Eingänge K der Stufen BASl bis BAS8 sowie den Eingang der zuletzt genannten Stufe. Das um 1 Bitzeit verzögerte und durch 13 komplementierte Signal Si wird gleichzeit mit dem Signal Si auf das Und-Glied ET6 gegeben (daher ist der Ausgang von ET6 zur Zeit 6 entsprechend Z_M gleich 1) und das Ergebnis treibt die Eingänge L der Stufen Dl bis D3 und D'l bis D¹7. Das Ausgangssignal des Und-GXLedes ET5 treibt den zweiten Eingang von ET4

In dem einer Operation auf der Stelle M+l entsprechenden Zeitpunkt, also zur Zeit 6, sollten bei synchroner Datenübertragung die Stufen BASl bis BAS7 freigegeben werden, damit sie mit der Berechnung des nächsten Y-Wertes beginnen können. Das Verknüpfungs-Steuersignal überträgt die Summe und den übertrag der Akkumulatorstufen in die Register Rl und R2. BeJLm folgenden Zeitpunkt (Zeit 1} wird der aus dem Speicher abgerufene Teilbeitrag, der einer aus lauter Nullen bestehenden Adresse entspricht, mit 2 multipliziert, um die dem ersten Bit im CIM-Code zugeordnete Gewichtung zu berücksichtigen, indem man die Übertragseingänge von BASl bis BAS5 auf 1 zwingt (Existenz von J und K) und so diesen Teilbeitrag auf die entsprechenden übertragsausgänge überträgt= Die bei S erhaltene Summe wird im nächsten Zeitabschnitt (Existenz von J) vernachlässigt.

Die Arbeitsweise der Anlage kann daher wie folgt zusammengefaßt

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werden: Während jeder Bitzeit wird ein Teilbeitrag aus dem Speicher unter Steuerung des Wortes Z? Z- τΛ abgerufen und sein Vorzeichen unter Verwendung von XORl und BAS6 modifiziert/ wenn Z^ = 1 ist. Die Bits des aus dem Speicher gerufenen Wortes werden parallel in den Akkumulatorabschnitt BASl bis BAS5 über BAS6 für BAS5 geleitet. Während jeder Bitzeit wird der Summeninhalt einer jeder der Stufen BASl bis BAS5 nach rechts verschoben, zur ersten Bitzeit wird der Teilbeitrag jedoch mit 2 multipliziert und die Summe der Stufe BASl auf den Eingang dieser Stufe nach einer Verzögerung von einer Bitzeit zurückgeleitet. Nach M+l Bitzeiten wird der Summen- und Übertragsgehalt der Stufen BAS2 bis BAS6 auf die Stufen der Register Rl und R2 übertragen und die BAS-Stufen können für eine nächste Akkumulation neu geladen werden. Während dieser Zeit wird der Inhalt von Rl und R2 seriell im BAS8 addiert und das Ergebnis in den CIM-Code durch Po umgesetzt. Der Inhalt von X0R5 wird wieder in C2 eingegeben. Die Wörter haben im CIM-Code ein Bit mehr als im Zweier-Komplementcode, d.h. EB=O. Zu dem EB entsprechenden Zeltpunkt wird durch das BAS8 eine Abrundung vorgenommen, indem der Übertragseingang des BAS8 auf 1 (J und K gleichzeitig da) gezwungen und das Bit des X0R5 systematisch vor der Wiedereingabe in C2 durch Null ersetzt wird.

Die Filterausgabe kann entweder vom Ausgang S des BAS8 im Zweier-Komplementcode oder vom Ausgang des X0R5 im CIM-Code abgenommen werden.

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Claims

PATENTANSPRÜCHE

ΐI^ Digitales Filter, bei dem durch Errechnung des zweiten Gliedes der der gewünschten Filterwirkung entsprechenden Differenzgleichung periodisch Abtastwerte abgeleitet werden, dadurch gekennzeichnet, daß in einem Speicher (ROH oder RAM) Teilergebnisse wiedergebende Worte gespeichert sind, die jeweils die mit derselben Gewichtung versehenen Teilbeiträge zu einem Gesamtergebnis darstellen, daß eine Einrichtung vorgesehen ist, die durch die von den mit derselben Gewichtung versehenen Bitgruppen gebildeten Horte gesteuert, Worte aus dem Speicher entnimmt, und daß ferner eine Einrichtung vorgesehen ist, die die Abtastwerte periodisch durch Akkumulation der Teilbeiträge errechnet, nachdem in Verschiebeoperationen die den Bits der Differenzgleichung zugeordneten Gewichtungen berücksichtigt sind.

2. Digitales Filter nach Anspruch 1, als Rekursivfilter für PCM-codierte Signale, dadurch gekennzeichnet, daß eine erste und eine zweite aus in Reihe geschalteten Schieberegisterstufen bestehende Verzögerungsleitung mit einer der Anzahl der Bits des zu verarbeitenden Signals entsprechenden Anzahl von Stufen vorgesehen ist, daß die erste Verzögerungsleitung am Ausgang jeder ihrer Registerstufen und die zweite Verzögerungsleitung am Ein- und Ausgang jeder ihrer Registerstufen eine Anzapfung aufweist, daß die zweite Verzögerungsleitung einen direkten Filterabschnitt darstellt, dessen Eingang die Bits seriell zugeführt werden, und daß die erste Verzögerungsleitung einen Rückkopplungsabschnitt darstellt, dessen Eingang die von zweiten Filter ausgegebenen Bits seriell zugeführt werden, daß an die Anzapfungen ein Adressendecoder angeschlossen ist, daß ein Speicher vorgesehen ist, in welchem Worte entsprechend der Teilbeiträge der gleichgewichteten Bits zu der gewichteten Suione der der Diffe-209 826/0902

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renzgleichung zugeordneten Binärwerte enthalten sind, und daß ferner ein Akkumulator mit Verschiebeeinrichtung vorgesehen ist, der die partiellen, nacheinander aus dem Speicher geholten Teilbeiträge unter Berücksichtigung der Gewichtung addiert.

3. Digitales Filter nach Anspruch 1, als Transversalfilter für PCM-codierte Signale, dadurch gekennzeichnet, daß eine aus in Reihe geschalteten Registerstufen bestehende und am Ein- und Ausgang jeder Stufe einen Abgriff aufweisende Verzögerungsleitung vorgesehen ist, der die Bits des zu filternden Signals seriell zugeführt werden, daß ein Speicher vorgesehen ist, in welchem Worte entsprechend der Teilbeiträge der gleichgewichteten Bits zur Errechnung des Ergebnisses der Differenzgleichung enthalten sind, daß eine Adressierschaltung vorgesehen ist, die zu jeder Bitzeit unter Verwendung der aus den gleichzeitig an den Abgriffen auftretenden gleichgewichteten Bits bestehenden Worte den Speicher adressiert, und daß ferner ein Akkumulator vorgesehen ist, der die nacheinander aus dem Speicher geholten Teilbeiträge unter Berücksichtigung der Gewichtung addiert.

4. Digitales Filter nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß der Akkumulator einen ersten und einen zweiten Eingang aufweist, daß dem ersten Eingang die Worte aus dem Speicher entsprechend der Abtastrate nacheinander und daß dem zweiten Eingang die Summe der vorher gebildeten Teilergebnisse aus dem Akkumulator nach Durchlaufen einer Zweier-Diffusionsstufe zugeführt werden.

5. Digitales Filter nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß ein Parallel-Serien-Akkumulator vorgesehen ist, bei dem einer der Eingänge jeder Stufe mit einem Ausgang verbunden ist und ein Bit /des aus dem Speicher

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geholten Teilbeitrags liefert und bei dem ferner der Ausgang ait einem der Eingänge der das Bit Bit der höchsten Gewichtung verarbeitenden Stufe verbunden ist, daß erste und zweite Schieberegister vorgesehen sind, in die die Sumae und der übertrag aus den Akkumulatorstufen parallel übertragen werden, daß Mittel vorgesehen sind, die den nächsten Teiibeitrag aus dem Speicher holen, sobald die Schieberegister geladen sind, und daß schließlich Mittel vorgesehen sind, die die seriellen Ausgangsbits der Schieberegister addieren und die Bits des gefilterten Signalwertes nacheinander liefern.

Digitales Filter nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß nacheinander in die Verzögerungsleitungen eingegebene PCM-codierte Signale von Zweier-Koiipieaent-Code in CIM-Code dadurch umgewandelt werden, daß sämtliche Bits wiederholt werden, daß das Bit mit der höchsten Gewichtung komplementiert wird? daß das Gewicht der Bits um ρ j _mm. — ,^^α.» 4 _A—λ, «.*< -*»Λ ι·.«* Λ

1 reduziert wird und daß rechts an das erhaltene Wort ein mit der gleichen Gewichtung wie das Bit mit der niedrigsten Gewichtung versehenes G-Bit angehängt wird.

7. Digitales Filter nach Anspruch 6, dadurch gekennzeichnet, daß die Adressierung des Speichers über n-1 Abgriffe erfolgt, wobei der n-te Abgriff als Index benutzt wird, um das Vorzeichen des aus dem Speicher geholten Teilbeitrags durch Komplement ie rung sämtlicher Bits änderbar ist.

8. Digitales Filter nach den Ansprüchen 1, 3, 4, 5 oder % zur Verarbeitung Δ-codierter Signale, dadurch gekennzeichnet , daß ein Konverter zur Umwandlung Δ-codierter in PCM-codierte Signale am Eingang jeder Verzögerungsleitung angeordnet ist.

9. Digitales Filter nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß für komplexe Übertragungsfunktionen mehrere der Filter in Reihe oder parallel geschaltet sind.

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