DE2432450C2 - Binäres Parallelrechenwerk für Additionen oder Subtraktionen - Google Patents

Description

Es ist bekannt, die Operationszeit von binären Addierwerken dadurch zu verkürzen, daß man die sich von Ziffernstelle zu Ziffernstelle ausbreitenden Übertragssignale auf die Beendigung der Übertrags-

Gruppenanzeigesignal (DZ) gebildet wird, das zur Auswahl einer dritten Operationszeitspannr dient, die gegenüber der zweiten Operationszeitspanne verlängert ist, usw., und daß aus den negativen Anzeigesignalen aller Erkennungsschaltungen ein n-tes Gruppenanzeigesignal(KZ) gebildet wird, das eine zur Auswahl einer η-ten Operationszeitspanne dient, die gegenüber der (n—l)-ten Operationszeitspanne verlängert ist.

7. Rechenwerk nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Gruppenanzeigesignale (EZ, ZZ, DZ, VZ) als Inkrementsignale unterschiedlicher und ansteigender Wertigkeit einer auf Zählbasis arbeitenden Taktgeberschaltung (71 bis 74) zugeführt werden, die damit wahlweise zum Überspringen einzelner Taktzyklen veranlaßt wird.

8. Rechenwerk nach Anspruch 7, dadurch gekennzeichnet, daß die Taktgeberschaltung aus einer Registerschaltung (71, 72) zur Aufnahme des laufenden Taktzählwertes und aus einem Addierwerk (73) besteht, das mit der Registerschaltung eine Schleife bildet und dem der laufende Taktzählwert zusammen mit dem jeweiligen Gruppenanzeigesignal (EZ, ZZ, DZ oder VZ) als Eingangsoperanden zugeführt werden.

9. Rechenwerk nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Taktzählwert in der Registerschaltung (71, 72) und im Addierwerk (73) binär verschlüsselt behandelt wird und daß für die Gruppenanzeigesignale eine Codierschaltung (76 bis 81) vorgesehen ist, die jeweils am Beginn einer Rechenphase einen der jeweiligen Wertigkeit des zugeführten Gruppenanzeigesignals entsprechenden Binärwert als Inkrementwert erzeugt.

10. Rechenwerk nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Erkennungsschaltungen (42 bis 44 oder 52 bis 54) sowie der Kodierer (logische Schaltungen 36, 37, 45 bis 47 oder 55 bis 60, 62, 64, 66) zu den Rechenstufen (32) parallel geschaltet und zeitüberlappt wirksam sind.

schaltungen und den positiven Anzeigesignalen der beiderseits benachbarten Erkennungsschaltungen bzw. dem positiven Ausgangssignal der einen benachbarten Erkennungsschaltung, sofern die das negative Anzeigesignal liefernde Erkennungsschaltung am Rande des Ziffernstellenbereiches liegt, ein zweites Gruppenanzeigesignal (ZZ) gebildet wird, das zur Auswahl einer zweiten verarbeitung abtastet (»The Logic of Computer

Operationszeitspanne dient, die gegenüber der 65 Arithmetic« von 1. Fl ο res, London, 1963, S. 79 ersten Operationszeitspanne verlängert ist, daß bis 81). Eine solche Anordnung, die auch Übertragsaus den negativen Anzeigesignalen von zwei be- komplettierungsaddierer (Carry-Complete Adder) genachbarten Erkennungsschaltungen ein drittes nannt wird, arbeitet asynchron. Den Übertragsaus-

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gangen der einzelnen Ziffernstellen sind Oder-Schal- Eingangsoperanden von wenigstens einer Addiertungen zugeordnet, die an eine alten Ziffernstellen ge- werkstelle zugeführt erhält, die den möglichen Begins meinsame Und-Schaltung angeschlossen sind. Wenn in bzw. das Ende einer Übertragsausbreitung anzeigen, einer der Ziffernstellen ein Übertragssignal erscheint, indem sie die Bedingung »beide Eingangsziffern C wird dies über die Oder-Schaltung der betreffenden 5 oder beide Eingangsziffern l«prüfen, daß die Ausgangs Ziffernstelle zur gemeinsamen Und-Schalt-ing weiter- signale der Erkennungsschaltungen über einen Kodiegeleitet. Die Anordnung ist so getroffen, daß die Über- rer zu Gruppenanzeigesignalen zusammengefaßt wertragstignale bis zur Beendigung einer Addition auf- den, von denen jedes einem vorgegebenen Ziffernrechterhalten werden. Außerdem besteht jede Über- stellenabstand entspricht, und daß die Gruppentragsverbindung von einer Ziffernstelle zur nächst- io anzeigesignale die Taktschaltung derart beeinflussen, höheren Zifferastelle aus zwei Leitungen, von denen daß die Operationszeit auf die Dauer der Übertrags die eine das echte Übertragssignal und die andere das ausbreitung über den kürzesten der durch die Gruppennegierte Übertragssignal führt. Am Beginn einer anzeigesignale angegebenen Ziffernstellenabstände be-Additionsoperation sind beide Leitungen ohne eine schränkt wird.
Signalanzeige. Nachdem nun die Operanden dem 15 Verschiedene vorteilhafte Ausgestaltungen der ErAddierwerk zugeführt worden sind und die Addition findung sind aus den Ansprüchen zu ersehen. Nachbegonnen hat, stellt sich nacheinander mit dem Durch- folgend sind zwei AusführungsbeispieJe der Erfinlauf der Überträge ein bestimmter Signalzustand in dung an Hand von Zeichnungen beschrieben. Es den Übertragsverbindungen ein. Wenn dies für alle zeigt:
Ziffernstellen des Addierwerkes stattgefunden hat, 20 F i g. 1 ein erstes Ausführungsbeispiel eines erliefert die gemeinsame Und-Schaltung ein Ausgangs- findungsgemäß ausgebildeten Parallelrechenwerkes, signal, das die Beendigung der Additionsoperation F i g. 2 ein zweites Ausführungsbeispiel eines eranzeigt. In diesem Falle wird der Operationszyklus findungsgemäß ausgebildeten Parallelrechenwerkes, abgebrochen und es kann mit der Übertragung des F i g. 3 eine Taktschaltung, die in Verbindung mit Resultates aus dem Resultatregister in nachgeschaltete 25 dem Rechenwerk von F i g. 2 verwendbar ist,
Einheiten begonnen werden. F i g. 4 A, 4 B eine schematische Darstellung dei

Diese Anordnung hat den Nachteil, daß ein erheb- Taktimpulsraster, welche die Schaltung von F i g. 3 licher Schaltungsaufwand zur Erzeugung der echten erzeugt und
und negierten Übertragssignale sowie zur Abtastung F i g. 5 einen Zeitplan,
auf das vollständige Vorliegen dieser Übertrags- 30 In F i g. 1 ist ein binäres Parallelrechenwerk in signale notwendig ist. Des weiteren ist eine derartige Gestalt eines Addierwerkes mit sequentieller ÜberAnordnung zum Einsatz in asynchron arbeitenden tragsausbreitung dargestellt. Das Addierwerk besitzt Prozessoren bestimmt, die den Zeitvorteil einer früh- 16 Ziffernstellen, von denen nur ein Teil dargestellt zeitigen Erkennung der Beendigung einer Übertrags- ist. Jede Ziffernstelle weist eine binäre Volladdiererverarbeitung durch unmittelbare Einleitung von Folge- 35 stufe 32 auf, die zur Bildung eines Summensignals, operationen ausnutzen können. Ein effektiver Einsatz z. B. S₁, und eines Übertragssignals, z. B. C₁, aus zwei der bekannten Anordnung würde es z. B. erfordern, binären Operandenziffern, z. B. O₁ und A₁, und eines daß unmittelbar nach Beendigung der Übertrags- Übertragssignals aus der vorausgehenden Stelle, z. B, ausbreitung eine Weiterleitung oder Auswertung des c₀, in für sich bekannter Weise ausgebildet ist. Ir Resultates stattfindet, unabhängig vom Schaltzustand, 40 F i g. 1 sind die Ausgangsleitungen für die Summen zu dem sich der Prozessor zu diesem Zeitpunkt be- signale J_n sowie die Leitungen für die Weiterleitung findet. Prozessoren, die in dieser Weise organisiert der Überträge c„ von einer Ziffernstelle zur nächstsind, haben bisher wegen des erheblichen Schaltungs- höheren Ziffernstelle nicht dargestellt. Die Übertrags aufwandes keine starke Verbreitung gefunden. Viel- weiterleitung erfolgt in für sich bekannter Weise, in mehr wird bei der Organisation von Prozessoren eine 43 dem der in einer Ziffernstelle erzeugte Übertrag zui synchrone Arbeitsweise bevorzugt, bei der den ein- nächsthöheren Ziffernstelle weitergeleitet wird und zelnen Übertragungs- und Operationszyklen feste mit den dort anliegenden Operandenziffern verarbeitet Taktzeiten zugeordnet sind. wird, wobei wiederum ein Übertrag an die nächst-

Es ist andererseits bei synchron arbeitenden Pro- höhere Stelle erzeugt werden kann, usw. Auf diese

zessoren auch bekannt, für bestimmte Operationen 50 Weise kann der Fall eintreten, daß sich ein Übertrag

eine unterschiedliche Anzahl von Maschinenzyklen von der niedrigsten Ziffernstelle bis zur höchsten

vorzusehen. Dies erfolgt unter Steuerung des Opera- Ziffernstelle fortpflanzt, bevor die Summensignale

tionscodes derjenigen Instruktionen, welche die be- aller Ziffernstellen festliegen. Jeder Ziffernstelle sind

treffenden Operationen steuern. Die aus dem Opera- des weiteren zwei Eingangstore 33, 34 zugeordnet,

tionscode abgeleiteten Steuersignale wirken auf eine 55 über die den Volladdiererstufen die binären Operan

Taktgeberschaltung ein, die in der Lage ist, eine densignale zugeführt werden. Die Eingangstore 33,

variable Anzahl von Maschinenzyklen zur Verfügung 34 aller Ziffernstellen werden gemeinsam durch ein

zu stellen. Taktsignal auf einer Leitung 35 geöffnet, um die

Aufgabe der Erfindung ist es, ein Rechenwerk für Operandensignale den Volladdiererstufen zuzuführen. Additionen und Subtraktionen anzugeben, das mit 60 In der dargestellten Ausführungsform sind die Ausgeringem Schaltungsaufwand die Rechenzeit auf das gänge der Eingangstore jeder vierten Ziffernstelle des notwendige, durch die Übertragsverarbeitung be- Addierwerkes zusätzlich an je eine Erkennungsschalstimmte Maß beschränkt, sich aber dennoch in die tung 42, 43 und 44 angeschlossen. Es handelt sich da-Organisation eines im wesentlichen synchron arbeiten- bei um die vierte, achte und zwölfte Ziffernstelle, woden Prozessors einfügt. Dies wird erfindungsgemäß 65 bei die Benennung der Ziffernstelle entsprechend dem dadurch erreicht, daß über die Ziffernstellen des ansteigenden Stellenwert gewählt wurde. Die ErAddierwerkes verteilte Erkennungsschaltungen vor- kennungsschaltungen prüfen die betreffenden Zifferngesehen sind, von denen jede die Ziffernpaare der stellen auf den Beginn und/oder das Ende einer

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Übertragsausbreitung. Hierzu bildet jede der Er- signal, das die nicht dargestellte Taktschaltung zur kennungsschaltungen 42 bis 44 die Äquivalenzfunk- Erzeugung von zwei Maschinenzyklen veranlaßt, tion der beiden Eingangssignale, um festzustellen, Eine Und-Schaltung 46, die an die Ausgänge der Erob die Eingangsziffern beide den Wert 1 oder beide kennungsschaltungen 42 und 44 angeschlossen ist den WertO aufweisen. Im ersteren Falle liefern die 5 und außerdem das Ausgangssignal der Und-Schaltung Erkennungsschaltungen die Anzeige, daß in der be- 45 über den Inverter 48 zugeführt erhält, erzeugt über treffenden Ziffernstelle ein Übertrag entsteht, der die Oder-Schaltung 37 ein entsprechendes Steuersich möglicherweise über eine Anzahl höherer Ziffern- signal, das die nicht dargestellte Taktschaltung zur stellen fortpflanzt und damit den Beginn einer poten- Erzeugung von zwei Maschinenzyklen veranlaßt, tiellen Übertragsausbreitungskette begründet. Der io Ein weiterer Anzeigezustand besteht darin, daß Umstand, daß neben den abgetasteten Operanden- keine der Erkennungsschaltungen 42, 43 und 44 ein ziffern in die betreffende Ziffernstelle auch ein Über- Ausgangssignal erzeugt. In diesem Falle besteht die trag aus der nächstniedrigeren Ziffernstelle einlaufen Möglichkeit, daß die an den Eingang des Parallelkann, bleibt hierbei unberücksichtigt. Im letzteren addierers angelegte Operandenkombination eine Über-Falle wäre die abgetastete Ziffernstelle Teil einer in 15 tragsausbreitungskette zur Folge hat, die sich über einer niedrigeren Ziffernsielle beginnenden Übertrags- mehr als acht Stellen erstreckt (Kettenlänge K3). ausbreitungskette; für die Anzeigefunktion der Schal- Eine solche Übertragsverarbeitung erfordert mehr als tungen 42, 43, 44 ergibt sich daraus aber kein Unter- zwei Maschinenzyklen. Da der ungünstigste Fall schied. berücksichtigt werden muß, daß ein Übertrag in der

Wenn die Erkennungsschaltung dagegen feststellt, so ersten Ziffernstelle erzeugt wird und bis in die 16. Zif-

daß beide abgetasteten Operandenziffern den Wert 0 fernstelle weiterzuleiten ist, muß die Operationszeit

aufweisen, so bedeutet dies, daß eine mögliche Über- mit vier Maschinenzyklen bemessen werden. Eine

tragsausbreitungskette, die in einer niedrigeren Ziffern- Und-Schaltung 47, die über den Inverter 48 und über

stelle beginnt, spätestens in der abgetasteten Ziffern- einen weiteren Inverter 49 an die Ausgänge der Und-

stelle beendet wird, da in diesem Falle ein einlaufender 25 Schaltungen 45 und 46 angeschlossen ist, liefert je-

Übertrag keinen erneuten Übertrag in die nächst- weils dann ein Steuersignal, wenn keine der Erken-

höhere Ziffernstelle auslösen kann. nungsschaltungen 42 bis 44 eine Äquivalenz von

Die gleichmäßig über die Länge des Paralleladdie- Operandenziffern anzeigt. Das Steuersignal der Undrers verteilten Erkennungsschaltungen 42 bis 44 unter- Schaltung 47 beeinflußt die nicht dargestellte Taktteilen somit den Addierer in gleich lange Abschnitte 30 geberschaltung zur Erzeugung von vier Maschinenvon je vier Ziffernstellen. Wenn alle drei Erkennungs- zyklen für die durchzuführende Addition, schaltungen 42 bis 44 je ein Anzeigesignal für das Aus der obigen Erläuterung geht hervor, daß duich Vorhandensein äquivalenter Eingangssignale liefern, eine Unterteilung des Addierwerkes in Abschnitte so bedeutet dies, daß mögliche Übertragsausbreitungs- und durch Abtastung der Ziffernstellen an den Schnittketten niemals mehr als vier Ziffernstellen zu durch- 35 stellen dieser Abschnitte auf das Vorhandensein laufen haben (Kettenlänge #1). Dementsprechend äquivalenter Operandenziffern eine Voraussage für kann die Operationszeit für die Durchführung einer die zur Ausführung der Addition benötigte Opera-Addition so bemessen werden, daß sie der Dauer der tionszeit gemacht werden kann, da diese allein von Übertragsausbreitung über vier Ziffernstellen ent- der Länge der möglichen Übertragsausbreitungsspricht. Dieser Zustand wird in F i g. 1 durch die 40 ketten abhängt. Durch die Erkennungsschaltungen Und-Schaltung 45 angezeigt, die an die Ausgänge der wird geprüft, welche Übertragsausbreitungsketten zu Erkennungsschaltungen 42, 43 und 44 angeschlossen erwarten sind, und dementsprechend werden mittels ist. Es sei angenommen, daß die Übertragsausbrei- der als Kodierer arbeitenden logischen Schaltungen 36, tung über vier Ziffernstellen nicht langer dauert als 37, 45 bis 47 Steuersignale für eine Taktgeberschalein Maschinenzyklus. Das Ausgangssignal der Und- 45 tung erzeugt, damit diese wahlweise einen, zwei oder Schaltung 45 kann daher zur Steuerung einer in vier Maschinenzyklen als Rechenzeit zur Verfugung F i g. 1 nicht dargestellten Taktschaltung zur Be- stellt. Die vorausschauende Bestimmung der Operaschrankung der Rechenzeit auf einen Maschinen- tionszeit erfolgt somit jeweils im Hinblick auf die unzyklus dienen. günstigste Situation bei der Übertragsvei arbeitung,

Wenn andererseits die Erkennungsschaltungen 42 50 obwohl diese ungünstigste Situation bei der Aus- und 44 ein Signal zur Anzeige äquivalenter Operanden- führung der Rechnung nicht aufzutreten braucht, ziffern liefern, nicht jedoch die Erkennungsschal- Diese vorausschauende Bestimmung der Operationstung 43, so bedeutet dies, daß die Verarbeitung der zeit ermöglicht ohne großen Schaltungsaufwand eranliegenden Operandenziffern möglicherweise eine hebliche Zeitgewinne, da im Durchschnitt nur wenige Übertragsausbreitungskette Ober acht Ziffernstellen 55 Kombinationen der zu verarbeitenden Operandenerfordert {Kettenlänge K2). Die gleiche Kettenlänge ziffern lange Übertragsausbreitungsketten zur Folge wird erhalten, wenn zuvor die Erkennangsschaltung 43 haben. Da die logisdien Schaltungen 36, 37,45 bis 47 ein Anzeigesignal liefert, nicht aber alle drei Erken- parallel zu den Addierstufen wirksam sind, wird für nungsschaltungen 42, 43, 44. Hierin eingeschlossen die Erzeugung der Operationszeit-Steuersignale kein sind auch die KlIe, daß die Erkennungsschakung 43 60 zusätzlicher Zeitaufwand benötigt, and jeweils nur eine der Erkennungsschaltungen 42 Das oben «-läuterte Konzept läßt sich in seiner ' oder 44 Anzeigesignale liefern. In all diesen Fällen Wirksamkeit erhöhen, wenn jede Abtastschaltung muß die Operationszelt vorsorglich mit zwei Ma- nicht nur einer einzelnen Ziffernstelle, sondern einer schinenzylden bemessen werden. Eine Und-Schal- Gruppe von nebeneinanderliegenden Ziffernstellen zutung 36, die as die Erkennungsschaltung 43 ange- 65 geordnet wird. Eine solche Ausführungsform zeigt schlossen ist and außerdem das Ausgangssignal der die F i g. 2. Die dort dargestellte Schaltung ist für ein Und-Schaltung 45 über einen Inverter 48 zugeführt binäres Paralleladdierwerk mit 32 Ziffernstellen beerhält, erzeugt über eine Oder-Schaltung 37 ein Steuer- stimmt Ost Einfachheit halber sind in Fic 2 nur

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die Erkennungsschaltungen und die Schaltungsteile schraffierten Bereiche den Anzeigesignalen A, B, <\ zur Erzeugung der Steuersignale für die Taktgeber- der Erkennungsschaltungen 52, 53, 54 zugeordnet schaltung von F i g. 3 dargestellt. Abweichend von Das Steuersignal EZ wird entsprechend der obigen der Ausführungsform von F i g. 1 werden als Er- Tabelle jeweils dann erzeugt, wenn alle drei ErkenkennungsschaltungenExklusiv-Oder-SchaltungenSlbe-5 nungsschaltungen ein Ausgangssignal liefern, wenn nutzt. Jede dieser Exklusiv-Oder-Schaltungen erhält also A, B und C alle den Wert 1 haben. Eine solche ein echtes und ein negierlcs Ziffernsignal der Operan- Anzeige bedeutet, daß in jeder der Ziffernstellendenziffern einer Ziffernstelle zugeführt. Das Ausgangs- gruppen 5 bis 8, 14 bis 17 und 23 bis 26 wenigsten signal einer jeden Exklusiv-Oder-Schaltung 51 ent- ein Operandenziffernpaar mit äquivalenten Binärsprichl daher der Äquivalenzfunktion zweier gleich- 10 werten vorliegt. In F i g. 5 wurden für diesen Fall diestclliger Eingangsziffern wie im Falle der Erkennungs- jenigen Übertragsausbreitungsketten eingezeichnet, schaltungen 42 bis 44. Die Exklusiv-Oder-Schaltun- die über den größten Stellenbereich reichen. Es handelt gen 51 bilden drei Gruppen 52, 53 und 54, von denen sich dabei um eine mögliche Übertragsausbreitungsjede eine Erkennungsschaltung darstellt. Die Erken- kette, die ihren Ursprung in der Ziffernstelle 5 hat nungsschaltung52 ist den Ziffernstellen 5 bis 8, die 15 und in der Ziffernstelle 17 endet, sowie um eine Erkennungsschaltung 53 den Ziffernstellen 14 bis 17 weitere Übertragsausbreitungskette, die ihren Ur- und die Erkennungsschaltung 54 den Ziffemslellen 23 sprung in der Ziffernstelle 14 hat und in der Ziffernbis 26 zugeordnet. Es ergibt sich so das aus F i g. 5 stelle 26 endet. Es wird davon ausgegangen, daß die ersichtliche Schema, wonach die Ziffernstellen des Arbeitsgeschwindigkeit der elektronischen Schaltun-Addierwerkcs durch die drei Erkennungsschaltun- 20 gen des Addierwerkes hoch genug ist, daß eine dergen 52, 53 und 54 in vier Abschnitte unterteilt sind, artige Übertragsausbreitung über elf Ziffernstellen in von denen jeder fünf benachbarte Ziffernstellen um- einem Taktintervall bzw. Maschinenzyklus ausgefaßt, führt werden kann.

Jeder Erkennungsschaltung 52 bis 54 ist eine Oder- Das die Bereitstellung von zwei Maschinenzyklen

Schaltung 55 bis 57 zugeordnet, die mit den Ausgän- 25 bewirkende Steuersignal ZZ wird entsprechend der gen der Exklusiv-Odcr-Schaltungen 51 der betreffen- obigen Tabelle jeweils dann erzeugt, wenn von zwei den Erkennungsschaltung 52, 53 oder 54 verbunden benachbarten Erkennungsschaltungen 52, 53 oder 53, sind. An den Ausgängen der Oder-Schaltungen 55, 56 54 jeweils eine kein Anzeigesignal A, B bzw. C liefert, und 57 erscheinen Signale A, B und C, die anzeigen, In diesem Falle können Übertragsausbreitungsketten daß in der zugeordneten Erkennungsschaltung 52 30 auftreten, die sich über zwei benachbarte Addierwenigstens ein Operandenziffernpaar vorliegt, das werkabschnitte erstrecken. Dies trifft z. B. für die äquivalente Operandenziffern aufweist. Zu den Si- Übertragsausbreitungskette 63 zu, die in der Zifferngnalen/4, B, C werden über Inverterschaltungen 58, stelle 0 beginnt und in der Ziffernstelle 17 endet. Das 59, 60 negierte Signale Ä~, ~B und C erzeugt. Aus den Steuersignal ZZ wird am Ausgang einer Oder-Schal-Signalen A, B, C, Ä, ~B, C erzeugen Und-Schaltungen 62 35 tung 34 erhalten, die an einem Teil der Und-Schaltun-Operationszcit-Steuersignale EZ, ZZ, DZ, VZ nach gen 62 angeschlossen ist.
dem aus der folgenden Tabelle ersichtlichen Schema. Das Steuersignal DZ dient zur Bereitstellung von

drei Maschinenzyklen und wird gemäß der obigen

Tabelle erzeugt, wenn zwei benachbarte Erkennungs-

40 schaltungen 52, 53 oder 54 kein Anzeigesignal A, B

Tabelle oder C liefern. In diesem Falle können Übertrags-

ABC ausbreitungsketten auftreten, die über 26 Ziffern

stellen reichen, wie dies z. B. für die in der Ziffern-

111 EZ (ein Zyklus) stelle 1 beginnende und in der Ziffernstelle 26 endende

45 Übertragskette 65 der Fall ist. Das Steuersignal DZ

¹⁰I ^Z (zwei Zyklen) _wir(j _{von ejner} Oder-Schaltung 66 erhalten, die mit

] j Q J2 (zwei Zyklen) ^zwe' der Und-Schaltungen 62 verbunden ist.

Wenn keine der Erkennungsschaltungen 52, 53, 54

0 1 0 7.7. (zwei Zyklen) ein Anzeigesignal liefert, wird das Steuersignal VZ

_n , ι ■ 7 v\ \ ⁵° erzeugt, das in der noch zu beschreibenden Taktgeber-

^{υ l J zz} (zwei^yiuenj schaltung die Bereitstellung von vier Maschinen-

10 0 DZ (drei Zyklen) zyklen bewirkt. Ein solches Steuersignal für maximale

Operationszelt wird dem Umstand gerecht, daß in

⁰ ° 1 DZ (drei Zyklen) diesem Falle eine Übertragsausbreitungskette 67 mög-

0 0 0 VZ (vier Zyklen) ^{55 ncn}' d'^{e von} der niedrigsten bis in die höchste Ziffern

stelle reicht.

Ein Ausführungsbeispiel für die von den Steuersignalen EZ, ZZ, VZ, DZ gesteuerte Taktgeber-

Das Steuersignal EZ steuert die Taktgeberschaltung schaltung ist in F i g. 3 gezeigt. Es handelt sich dabei von F i g. 3 zur Bereitstellung eines einzigen Maschi- ^6o um eine Schaltung, die im Normalfall Taktsignale 0, nenzyklus, das Steuersignal ZZ zur Bereitstellung 1 bis 6 erzeugt, und die zur selektiven Unterdrückung von zwei Maschinenzyklen, das Steuersignal DZ zur bzw. zum zeitlichen Überspringen der Taktsignale 3, Bereitstellung von drei Maschinenzyklen und das 4 oder 5 steuerbar ist. Die Schaltung weist zwei Steuersignal VZ zur Bereitstellung von vier Ma- Register 71, 72 auf, die je drei Binärstellen besitzen, schinenzyklen zur Ausführung der Additionsoperation. 65 Ferner ist ein dreistelliger Binäraddierer 73 vorge-Die Beziehung zwischen diesen Steuersignalen und der sehen, dessen Eingänge mit den Ausgängen des Refür eine Addition benötigten Obertragsausbreitungs- gisters 72 verbunden sind und dessen Ausgänge zu den zeit ist aus F i g. 5 ersichtlich. Dort sind die drei Eingängen des Registers 71 fahren. Die Ausgänge des

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Registers 72 sind außerdem mit einem Decodierer 74 den Wert 2 den Wert 4 hinzu, so daß das Resultat 6 verbunden, der den im Register 72 stehenden binären zunächst im Register 71 und danach im Register 72 Taktzählwert zu Taktsteuersignalen 0, 1 bis 6 ent- erscheint. Der Decodierer 74 liefert somit unmittelbar schlüsselt. Diese Signale werden über Ausgangs- nach dem Taktsteuersignal 2 das Taktsteuersignal 6, leitungen 75 des Decodierers 74 zu den steuernden 5 so daß sich ein Impulsprogramm ergibt, wie es die Schaltungsteilen der Verarbeitungseinheit geleitet, in Fig. 4B zeigt. Dieses Impulsprogramm weist einen welcher das mit der Schaltung von F i g. 2 versehene einzigen Reclienzyklus auf, wie es vom Operations-Addierwerk benutzt wird. zeit-Steuersignal EZ verlangt war.

Die Fi g. 4A zeigt ein Impulsprogramm maximaler In der gleichen Weise werden die Operationszeit-Länge, das die Taktgeberschaltung von F i g. 3 er- io Steuersignale DZ und ZZ zur unterschiedlichen Inzeugt, wenn die Schaltung von F i g. 2 das Steuer- krementierung des im Register 72 befindlichen Zählsignai VZ liefert. In diesem Impulsprogramm sind wertes benutzt, wobei eine Codierschaltung 76 bis 81 vier Rechenzyklen, nämlich die Takte 2 bis 5 vorge- die erforderlichen Inkrementwerte bildet. Im Falle sehen. Im Takt 0 wird der erste Operand dem Addier- eines Steuersignals DZ wird zur Taktzeit 2 über eine werk zugeführt, und im Takt 1 wird der zweite Ope- 15 Oder-Schaltung 79, eine Und-Schaltung 80 und eine rand dem Addierwerk zugeführt. Der Takt 6 dient Oder-Schaltung 81 der Binärwert 2 der zweiten Ziffernzur Weiterleitung des ermittelten Resultatwertes, bei- stelle des Addierers 73 zugeführt. Hierdurch erfolgt spielsweise um diesen in einen nicht dargestellten eine lnkrementierung des im Register 72 befindlichen Speicher einzuschreiben. Gleichzeitig wird im Takt 6 Wertes um 2, so daß sich im Register 72 als nächstes das Ende der Additionsoperation angezeigt und der 20 der Binärwert 100 einstellt, der vom Decodierer 74 Beginn einer nachfolgenden Operation eingeleitet, bei zum Taktsteuersignal 4 decodiert wird. Zu diesem der es sich um eine erneute Additionsoperation han- Zeitpunkt wird wiederum die Und-Schaltung 69 wirkdeln kann. Die in den Takten 0, 1 und 6 auszuführen- sam, da weder das Taktsteuersignal 2 noch das Taktden Schaltvorgänge werden durch die Signale auf den steuersignal 6 anliegen. Der im Register 72 stehende entsprechenden Ausgangsleitungen 75 des Decodie- 25 Wert wird somit um 1 inkrementiert, wodurch zurers 74 gesteuert. nächst das Taktsteuersignal 5 und nach einer weiteren Das Impulsprogramm von F i g. 4A wird durch die lnkrementierung das Taktsteuersignal 6 erhalten wird. Schaltung von F i g. 3 in der folgenden Weise ausge- Bei diesem Durchlauf ist eine Operationszeit von drei führt. Es sei angenommen, daß das Register 72 den Zyklen zur Verfügung gestellt worden, wie es das binären Taktzählwert 0 enthält. Über eine Und-Schal- 3« Operationszeit-Steuersignal DZ verlangt hat. DieTakttung 69 und eine Oder-Schaltung 70 wird dem zweiten geberschallung hat dabei die Taktsteuersignale 0, 1, 2, Eingang der niedrigsten Ziffernstelle des Addierers 73 4, 5 und 6 erzeugt, während das Taktsteuersignal 3 ein 1-Signal zugeführt, da zu diesem Zeitpunkt weder ohne Zeitverlust übersprungen wurde,
ein Steuersignal für den Takt 2 noch ein Steuer- In der gleichen Weise wird der Durchlauf der signal für den Takt 6 am Ausgang des Decodierers 74 35 Schaltung von F i g. 3 auf zwei Rechenzyklen beerscheint. Hierdurch wird der Wert aus dem Register 72 schränkt, wenn die Schaltung von F i g. 2 das Operaum 1 inkrementiert. Die Register 71 und 72 werden tionszeit-Steuersignal ZZ liefert. In diesem Falle gevon abwechselnd auftretenden Grundtaktsignalen langt zur Taktzeit 2 einerseits über die Oder-Schaltung (Maschinenzyklen) Tl, Tl zur Wertaufnahme vorbe- 76, die Und-Schaltung 77 und die Oder-Schaltung 70 reitet. Dementsprechend übernimmt das Register 71 4<> eine binäre 1 zur niedrigsten Ziffernstelle des Addieden Resultatwert 1 vom Addierer 73 zur Taktzeit Tl. rers73 und andererseits über die Oder-Schaltung 79, Dieser Wert wird daraufhin zur Taktzeit Tl dem Re- die Und-Schaltung 80 und die Oder-Schaltung 81 ein gister 72 zugeführt, wodurch das Taktsteuersignal 0 binäres Signal mit dem Stellenwert 2 zuv nächstam Ausgang des Decodierers 74 abklingt und das höheren Ziffernstelle des Addierers 73. Damit liegt an Taktsteuersignal 1 erscheint. Der vorausgehend er- 45 diesem Addierer zum genannten Zeitpunkt der binäre läuterte Vorgang wird wiederholt, bis am Ausgang des Inkrementwert 11 an, der zu dem im Register 72 ent-Decodierers das Taktsteuersignal 2 erscheint. Zu haltenen binären Wert 10 addiert wird. Zur folgenden diesem Zeitpunkt wird die Und-Schaltung 69 gesperrt. Taktzeit Tl wird somit der Binärwert 101 im Re-Die Oder-Schaltung 70 bleibt jedoch signalführend gister 72 eingestellt, der bewirkt, daß am Ausgang 75 auf Grund des vorhandenen Steuersignals VZ, das 5« des Decodierers 74 das Zeittaktsignal 5 erscheint, für das Impulsprogramm von F i g. 4A als gegeben Der folgende Inkrementierzyklus verläuft normal, invorausgesetzt wurde. Das Signal VZ gelangt über dem dem Addierer 73 über die Und-Schaltung 69 und eine Oder-Schaltung 76 zu einer Und-Schaltung 77, die die Oder-Schaltung 70 der Inkrementwert 1 zugeführt als zweites Eingangssignal das Taktsteuersignal 2 wird. Damit ist der Zeittakt 6 erreicht und der Operaempfängt. Die Und-Schaltung 77 liefert somit ein Aus- 55 tionsdurchlauf beendet. Das erzeugte Impulsdiagangssignal, das der Oder-Schaltung 70 zugeführt gramm setzt sich aus den Taktsteuersignalen 0,1, 2, 5 wird, die daraufhin wiederum eine binäre 1 der nie- und 6 zusammen, wovon die Takte 2 und 5 die Operadrigsten Ziffemstelle des Addierers 73 zuführt. Der tionszeh für zwei Rechenzyklen zur Verfügung stellen. Zahlwert im Register 72 wird daher weiter um 1 in- Aus der obigen Erläuterung der Schaltung von krementiert. Die Taktschaltung durchläuft dabei die ^6o F i g. 3 ist ersichtlich, daß die Öperationszeh für die Rechentakte 2, 3, 4 und 5, bis sie zum Schlußtakt 6 Ausführung einer Addition in Abhängigkeit von den gelangt Steuersignalen EZ, ZZ, DZ und VZ innerhalb eines Wenn an Stelle des Steuersignals VZ das Steuer- Impulsrasters wählbar ist, das mit dem Maschinensignal EZ erscheint, das nur einen Rechenzyklus ver- takt der Verarbeitungseinheit synchronisiert ist. Jede langt, wird ZBT Taktzeit 2 über eine Und-Schaltung 78 ⁶5 Additionsoperation endet mit dem vorbestimmten ein Signal der dritten Ziffernstelle des Addierers züge- Taktsignal, das zur Einleitung von NacMolgeoperaführt Da diese Ziffernstefle das Bmärgewicht 2* be- tionen dient. Auf diese Weise läßt sich bei einer Schalsitzt, fügt der Addierer 73 dem im Register 72 stehen- tung der in F i g. 2 dargestellten Art über eine größere

Anzahl von Additionen gesehen eine Einsparung an Operationszeit von 70% erreichen.

Die Taktgeberschaltung von F i g. 3 läßt sich mit geringfügigen Abwandlungen auch in Verbindung mit der Ausführungsform von F i g. I benutzen. Da bei

dieser Schaltung ein dem Steuersigna! DZ entsprechendes Signal nicht gebildet wird, können in einem solchen Falle die das Signal DZ in der Schaltung von F i g. 3 verarbeitenden Schaltungselemente weggelassen werden.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Binäres Parallelrechenwerk für Additionen oder Subtraktionen mit sequentieller Übertragsausbreitung und mit einer Taktschaltung, die im Rahmen eines Synchronrasters eine variable Operationszeit zuläßt, dadurch gekennzeichnet, daß über die Ziffernstellen des Addierwerkes verteilte ETkennungsschaltungen (42 bis 44) vorgesehen sind, von denen jede die Operanden-Ziffern von wenigstens einer Ziffernstelle zugeführt erhält und die den möglichen Beginn bzw. das Ende einer Übertragsausbreitung anzeigen, indem sie die Bedingung »beide Operandenziffern 0 oaer beide Operandenziffern 1« prüfen, daß die Ausgangssignale der Erkennungsschaltungen über einen Kodierer (logische Schaltungen 36, 37, 45 bis 47 oder 55 bis 60, 62, 64, 66) zu Gruppenanzeigesignalen zusammengefaßt werden, von denen ao jedes einem vorgegebenen Ziffernstellenabstand entspricht, und daß die Gruppenanzeigesignale die Taktschaltung (z. B. 71 bis 74) derart beeinflussen, daß die Operationszeit auf die Dauer der Übertragsausbreitung über den kürzesten der durch die Gruppenanzeigesignale angegebenen Ziffernstellenabstände beschränkt wird.

2. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß jede Erkennungsschaltung (52, 53, 54) einer Gruppe benachbarter Ziffernstellen zugeordnet ist und daß die Verteilung der Erkennungsschaltungen so gewählt ist, daß sich beiderseits einer jeden derartigen Gruppe eine einheitliche Anzahl Abstandsziffemstellen befinden.

3. Rechenwerk nach Anspruch 2, dadurch gekennzeichnet, daß jeder Erkennungsschaltung (52 bis 54) vier Ziffernstellen zugeordnet sind.

4. Rechenwerk nach Anspruch 2 und 3, dadurch
gekennzeichnet, daß die Erkennungsschaltungen
(52 bis 54) für jede Ziffernstelle eine Exklusiv- 40
Oder-Schaltung (51) besitzen, der eine Operandenziffer in echter und die andere in negierter Darstellung zugeführt wird.

5. Rechenwerk nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Exklusiv-

Oder-Schaltungen (51) einer jeden Erkennungs- Die Erfindung bezieht sich auf ein binäres Parallelschaltung (52, 53 oder 54) über eine Oder-Schal- rechenwerk für Additionen oder Subtraktionen mit tung (55, 56 oder 57) zu einem gemeinsamen Aus- sequentieller Übertragsausbreitung und mit einer gangssignal zusammengefaßt werden. Taktschaltung, die im Rahmen eines Synchronrasters

6. Rechenwerk nach einem der Ansprüche 1 bis 5, 50 eine variable Operationszeit zuläßt.

dadurch gekennzeichnet, daß aus den positiven Bei einem parallelen Addierwerk wird die Taktzeit

Anzeigesignalen aller Erkennungsschaltungen (42 zur Verarbeitung von zwei Operanden durch die Zeit bis 44 oder 52 bis 54) ein erstes Gruppenanzeige- bestimmt, die für die Ausbreitung eventuell auftretensignal (EZ) gebildet wird, das zur Auswahl einer der Überträge notwendig ist. Dabei ist jeweils vom ersten Operationszeitspanne dient, daß aus dem 55 ungünstigsten Fall auszugehen, wonach ein Übertrag negativen Anzeigesignal einer der Erkennungs- alle Stellen des Rechenwerkes zu durchlaufen hat.

Dieser Fall tritt jedoch nur verhältnismäßig selten auf, weshalb bei Verwendung einer festen Taktzeit erhebliche Leerlaufzeiten zu erwarten sind.