DE1774942B2 - - Google Patents

Description

a) In der Recheneinrichtung werden aus den Eingangsoperanden A und B gleichzeitig die drei Rechenergebnisse der Operationen

und

in konegativer Zahlendarstellung errechnet; ao

b) während der Verarbeitung einer jeden Ziffernstelle werden die binären Ziffernstellenergebnisse der drei Rechenoperationen bitweise verschachtelt, jedoch unter Berücksichtigung der dem Code entsprechenden Reihenfolge der Bits gespeichert;

c) während der gleichen Ziffernstellenzeit wird stets neben dem unkorrigierten ein dezimalkorrigiertes Ergebnis erzeugt, welches ebenfalls in dem der Ziffernstellenzeit entsprechenden Ergebnisfeld unter Berücksichtigung der dem Code entsprechenden Reihenfolge bitweise verschachtelt eingespeichert wird;

d) von den Teilergebnissen |A| +|B|,|A| —|B| und |B| — IA|, jeweils unkorrigiert und korrigiert, werden am Ende einer jeden Ziffernstellenzeit die drei codemäßig richtigen Ziffernstellenresultate ausgewählt und in einen Resultatspeicher übertragen;

e) nach einer entsprechenden Verarbeitung aller dezimalen Ziffernstellen der Operanden enthält der Resultatspeicher die drei Ergebnisse »positives Additionsergebnis«, »positives Subtraktionsergebnis einer der beiden Subtraktionen« und »negatives komplementäres Ergebnis der anderen Subtraktion« in konegativer Zahlendarstellung;

f) eine Steuereinheit selektiert von diesen drei Ergebnissen bei geforderter algebraischer Addition das positive Additionsergebnis oder bei geforderter algebraischer Subtraktion das positive Subtraktionsergebnis und fügt das Vorzeichen in Abhängigkeit von den bei der Operanden-Eingabe gespeicherten Vorzeichen und dem Vorzeichen des konegativen Resultates hinzu.

2. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch folgende

Merkmale: ,

60

a) Eine Additionsschaltung (3096 in F i g. 7), die mitzweiOperanden-Eingabeeinrichtungenüber erste und zweite Operandeneingänge (3095 und 3107) verbunden ist, welche die von der Operanden-Eingabeeinrichtung bereitgestellten Operanden in natürlicher und komplementärer Form zu verschiedenen Zeiten zuführen;

b) die Additionsschaltung ist mit einem ersten

dynamischen Speicher (3118 in F i g. 7) verbunden, welcher die Ziffernstellenergebnisse aller drei Operationen bezüglich jeweils einer Dezimalstelle aus der Additionsschaltung speichert;

c) der erste dynamische Speicher (3118) ist mit einem zweiten dynamischen Speicher (3122) und steuerbar mit einem dritten dynamischen Speicher (3151) sowie mit dem ersten Eingang der Additionsschaltung verbunden;

d) der zweite dynamische Speicher (3122) ist steuerbar mit dem dritten dynamischen Speicher (3151) verbunden;

e) Zifferawertgeneratoren (3127 und 3128) sind steuerbar mit dem zweiten Eingang (3107) der Additionsschaltung verbunden, und zwar derart, daß dem Code entsprechende Korrekturwerte der Additionsschaltung zugeführt werden, während der erste dynamische Speicher (3118) unkorrigierte Ziffernstellenresultate über seine steuerbaren Ausgänge (3124) dem ersten Eingang (3095) der Additionsschaltung zuführt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß zur Speicherung der korrigierten und unkorrigierten Ziffernstellenresultate an Stelle der ersten und zweiten dynamischen Speicher (3118 und 3122) ein vierter Speicher (3317) vorgesehen ist, aus dem steuerbar Ziffernstellenresultate in den dritten dynamischen Speicher (3371 in F i g. 11) übertragen werden.

Die Erfindung betrifft ein Verfahren zur fortlaufenden Addition bzw. Subtraktion zweier nach Vorzeichen und Betrag getrennt dargestellter Operanden A und B mittels einer Recheneinrichtung in einem einzigen Vorgang in gleicher Darstellung, wobei das Ergebnis sofort nach dem Einlaufen der letzten Operanden-Ziffernstelle zur Verfügung steht, und bezieht sich auch auf eine Einrichtung zur Durchführung dieses Verfahrens.

Aus der deutschen Auslegeschrift 1121 383 ist es bekannt, unter Verwendung von dynamischen Speichern Additions- und Subtraktionsoperationen auszuführen.

Hierbei werden die beiden Operanden kontinuierlich zugeführt und stellenweise verarbeitet. Das Ergebnis wird sowohl dezimal korrigiert als auch unkorrigiert bereitgestellt (binäres Additions- bzw. Subtraktionsergebnis). Eine Auswahleinrichtung trifft die Entscheidung, welches der beiden Stellenergebnisse das richtige ist. Die bekannte Recheneinrichtung liefert ein Resultat, bestehend aus einzelnen Ziffernstellen, wobei das gesamte Ergebnis im Fall eines negativen Wertes in dezimalkomplementärer Form(= konegative Form) erzeugt wird. Um ein solches konegatives Ergebnis zur Ausgabe weiterverwenden zu können, muß dieses unter getrennter Bereitstellung des Vorzeichens zurückkomplementiert werden, was wiederum eine vollständige Rechenoperation mit einer zusätzlichen Stellenkorrektur erforderlich macht.

Aufgabe der Erfindung ist es nun, das Additionsbzw. Subtraktionsergebnis bezüglich zweier nach Betrag und Vorzeichen getrennt dargestellter Operanden fortlaufend in einem einzigen Vorgang in der

3 4

gleichen Zeichendarstellung sofort nach dem Einlaufen e) Zifferawertgeneratoren sind steuerbar mit den

oer letzten Uperandenstelle zur Verfügung zu stellen. zweiten Eingang der Additionsschaltung ver

_ r'f^e, nlf 7^{ird Semäß der Erfindun}S dadurch bunden, und zwar derart, daß dem Code ent

seiost, uau toigende Schritte zur Anwendung kommen: sprechende Korrekturwerte der Additionsschal _\ τ j t> ν · ^{5 tun}S zugeführt werden, während der erste dyna

a; in aer Recheneinrichtung werden aus den Ein- mische Speicher unkorrigierte Ziffernstellenresul

gangsoperanden A und B gleichzeitig die drei täte über seine steuerbaren Ausgänge dem erstei

Keccenergebnisse der Operationen Eingang der Additionsschaltung zuführt.
I ^Al -r |B| ,

1-"-I-|B| ίο Eine bevorzugte Schaltungsanordnung ist derar

^und ausgebildet, daß zur Speicherung der korrigierter

IBI — IAI und unkorrigierten Ziffernstellenresultate an Stelle

in konegativer ZahlendarsteUung errechnet· ^{der erSten und zweiten d}y^namischen Speicher eic

b) während der Verarbeitung einer jeden Ziffern'stdle 1¹^ _t ^S?,^eiCher vorgesehen ist aus dem steuerbai werden die binären Ziffernstellenergebnisse der '^{5 Zlff}f^r _L ^nstelIenre^sultate in den dritten dynamischer

drei Rechenoperationen bitweise verschachtelt, ^SPn ρ?ΪΤ^ ,^e\ _H ♦ a

jedoch unter Berücksichtigung der dem Code ,· ^Die Fortschrittlichkeit des Anmeldungsgegenstandes

entsprechenden Reihenfolge der Bits gespeichert" ^liegJ ^bf?T "\ ^der Aufgabenstellung begründet.

c) während der gleichen Zifiernstellenzeit wird stet , ^Nac,^hfoIS^e»^d. ™ff ^an Hand der Zeichnungen neben dem unkorrigierten ein dezimalkorrigiertes *° Aushihrungsbeispiele der Erfindung-naher beschrieben. Ergebnis erzeugt, welches ebenfalls in dem der ξ ϊ ^S' J?²?⁸¹ "f Folge von B.t-Takt-Impulsenuna Ziffernstellenzeit entsprechenden Ergebnisfeld un- ^F' ⁸Z ^{2 b ei}f ^{Folge VOn Blt};^Takt-ImpuIsen mit äubterBerücksichtigungderdemCodeentsprechenden ^B't-Takum_Pulsen in emer zeitlichen Zuordnung;
Reihenfolge bitweise verschachtelt eingespeichert ^{Flgl 2 zeigt Blt}"^Takt- ^und Sub-Bit-Taktspeicherwird; ⁶ =>5 spuren;

d) von den Teilergebnissen lAl+lBl I Al - I Bl ^F'^g." ^{3 zeigt die Ableitun}S ^der Sub-Bit-Takte aus

dlBllLit ^d™ ^J^l

lllLjggt J^l _r ■ _A

werden am Ende einer jeden Ziffernstellenzeit die «, FI⁸: i™& ^{die Gewimun}S ^des B.t-Taktes aus dem

drei codemäßig richtigen Ziffernstellenresultate ^. " .' . .. .. . , , _ , _. _ .

ausgewählt und in einen Resultaispeicher über- ³° · ^{Fl 8}A^{5zeigt die} Verschachtelung der Sub-Bit-Zeiten

tragen· ^emes Datensatzes;

e) nach einer entsprechenden Verarbeitung aller ₇ ^F ' ^g" ^{6 zeigt eine FoIge von Bit}"^{Zeiten und Sub}"^Bitdezimalen Ziffernstellen der Operanden enthält ^Ze'^ten> _n .„. _n. .......

der Resultatspeicher die drei Ergebnisse »positives _f ^F' ^g" \ ^1St T ^schaltbild einer ersten Aus-

Additionsergebnis«, »positives Subtraktionsergeb- ³⁵ ^™»^⁰™ ^der J*^™^ . _c

nis einer der beiden Subtraktionen« und »negatives _A ^F l^g' J ^ISt."? ^Blockschaltbild einer Steuereinheit

komplementäres Ergebnis der anderen Subtrak- der Rechenschaltung;

tion« in konegativer Zahlendarstellung· Fig. 9 ist eine tabellarische Darstellung der An-

f) eine Steuereinheit selektiert von diesen drei Er- ^d%^{ung d}" Programminstraktionen;

gebnissen bei geforderter algebraischer Addition ⁴° _p ^{Fl gl 10 ISt eme}, ^"ar.sche Darstellung des das positive Additionsergebnis oder bei geforder- ^Rechenprozesses in der Rechenschaltung der F ι g. 7; ter algebraischer Subtraktion das positive Sub- _t ^{F ! g}" V ^lst ^^{111 Bloc}kschaltb.ld einer zweiten Austraktionsergebnis und fügt das Vorzeichen in ^fuIL™ngsform der Rechenschaltung;
Abhängigkeit von den bei der Operanden-Eingabe ..^F' ^%Λ1 f^{lgt das} Schaltbild einer Steuereinheit fur gespeicherten Vorzeichen und dem Vorzeichen ^{45 die} ^eite RechenschaUung.

des konegativen Resultates hinzu Operanden, die m Datenverarbeitungsanlagen bearbeitet werden, sind codiert. Jeder Buchstabe, jede

Eine Einrichtung zur Durchführung des Verfahrens ^ziner oderjedes Zeichen wird in einen Code, der von

ist durch folgende Merkmale gekennzeichnet· Maschine gelesen werden kann, umgewandelt.

·» π- a ... . , ' 5o Im Maschinen-Code besteht jeder Buchstabe, jede

a.) bine Additionsschaltung, die mit zwei Operanden- Ziffer oder jedes Zeichen aus einer Anzahl von

bingabeeinnchtungen über erste und zweite elementaren Operandensignalen. Es werden nur zwei

Uperandeneingange verbunden ist, welche die elementare Operandensignale verwendet, z. B. positive

von der Operanden-Eingabeeinrichtung bereit- und negative Spannung oder positiver und negativer

gestellten Operanden in natürlicher und komple- 55 Strom oder positive und negative Magnetisierungs-

mentarer Form zu verschiedenen Zeiten zuführen; zustände in magnetischen Materialien oder das Fehlen

DJ die Additionsschaltung ist mit einem ersten und das Vorhandensein einer Spannung oder das

dynamischen Speicher verbunden, welcher die Fehl· η und das Vorhandensein eines Stromes usw.

^iHernstellenergebnisse aller drei Operationen Die Kombinationen der primären oder elementaren

bezüglich jeweils einer Dezimalstelle aus der 6₀ Operandensignale in einer Code-Anordnung ist in

Additionsschaltung speichert; den Tabellen I und Il dargestellt. Tabelle I zeigt den

c) der erste dynamische Speicher ist mit einem Ziffernteil des Binär-Code, der in dem Datenbearbeizweiten dynamischen Speicher und steuerbar mit tungssystem der Erfindung verwendet werden kann, einem dritten dynamischen Speicher sowie mit Tabelle II zeigt den binären Zeichen-Code, der in dem dem ersten Eingang der Additionsschaltung ver- 65 Datenbearbeitungssystem der Erfindung verwendet bunden; _{werden kann}

d) der zweite dynamische Speicher ist steuerbar mit In den Tabellen I und II ist das eine der beiden dem dritten dynamischen Speicher verbunden; primären oder elementaren Onernnrfensionale durch 1

5 6

dargestellt und das andere durch einen Punkt reprä- Wie in den Tabellen Ϊ und II dargestellt ist, besteht

sentiert. Die einzelnen Teile einer Kombination von jeder Buchstabe, jedes Zeichen, jede Ziffer aus einer elementaren Operandertsignalen können in einer elek- gegebenen Anzahl von Positionen für die primären trischen Schaltung nacheinander in einer bestimmten Operandensignale. Diese Positionen für die primären Reihenfolge an einem bestimmten Punkt der elek- 5 Operandensignale werden »Bit-Positionen« genannt, trischen Schaltung erscheinen oder gleichzeitig an Jeder Buchstabe, je Ziffer , jedes Zeichen oder Symbol parallelen Punkten der Schaltung auftreten. Die wird durch eine eigene Kombination von vorhandenen primären Operandensignale, die in den Tabellen I oder nicht vorhandenen Bits in den verschiedenen und II als 1 dargestellt sind, werden »Bit« genannt, Bit-Positionen dargestellt. Bei der Erfindung wird jeder jene primären Operandensignale, die in den Tabellen I io Buchstabe, jede Ziffer, jedes Zeichen und Symbol und II als Punkt dargestellt sind, werden als »kein Bit« durch einen charakteristischen 8-Bit-Positionen-Code bezeichnet. Dieses geschieht lediglich zur Verein- dargestellt.

fachung der Darstellung, da die elektrischen Schalt- Die Werte des binären Systems sind Potenzen von 2,

kreise und die Anordnungen der Erfindung auch andere so daß die vier Bit-Positionen in der Tabelle I die primäre Operandensignal-Systeme verwenden können. 15 Werte 1, 2, 4 und 8 haben. Die Summe der Werte

von allen vier Bit-Positionen gibt die Größe der Zahl an (Ziffernteil). In der Tabelle II, die den binären Buchstaben-Code darstellt, sind die ersten vier Bit-Positionen die gleichen wie in Tabelle I; die letzten vier Bit-Positionen sind mit A, B, P, O gekennzeichnet (Zonenteil).

Der binäre Buchstaben-Code ist ein 8-Bit-Code. Die vier ersten Bits stellen die Ziffern 1, 2, 4, 8 dar. Außerdem gibt es verschiedene Code-Kombinationen, die die letzten vier Bits verwenden. Die letzten vier Bit-Positionen sind mit A, B, P, O gekennzeichnet und werden als Zonen-Bits bezeichnet. Die PositionO ist eine besondere Position und kann für spezielle Zwecke verwendet werden. Die Position P ist eine Paritäts-Prüf-Position, in der ein Bit eingefügt wird, um die Summe der Bits in den 8-Bit-Positionen ungerade zu machen. Wenn die Zahl der Bits in den Bit-Positionen 1, 2, 4, 8, A und B also gerade ist, so wird in der Position P ein weiterer Bit zugefügt, um die gesamte Zahl ungerade zu machen. Wenn in dem Datenverarbeitungssystem ein Bit verlorengeht, so wird die Summe der Bits in den 8-Bit-Positionen gerade, das Datenverarbeitungssystem kann dieses entdecken und einen Fehler anzeigen.

Die A- und B-Positionen zeigen an, daß sich die ersten vier Bit-Positionen statt auf Ziffern vielmehr aus P O Buchstaben, Zeichen und Ziffern beziehen. Ziffern haben keine Bits in den Bit-Positionen A und B. So können z. B. die ersten 16 Buchstaben des Alphabets . 45 A bis P durch die Ziffern 1 bis 16 in den ersten vier Bit-Positionen und einem Bit in der Fosition A oder in der Position B oder in beiden Positionen A und B dargestellt werden. Die verbleibenden Buchstaben des Alphabets, Q bis Z, wurden dann durch die Ziffern 1 . 50 bis 10, angegeben in den ersten vier Bit-Positionen und einem Bit in der Position B, falls die ersten 16 Buchstaben durch ein Bit in der Position A gekennzeichnet sind, charakterisiert, oder sie wurden durch ein Bit in der Position A gekennzeichnet, wenn die ersten . 55 16 Buchstaben durch ein Bit in der Position B charakterisiert sind. Falls die ersten 16 Buchstaben durch je ein Bit in den Positionen A und B gekennzeichnet sind, können die letzten 10 Buchstaben entweder durch ein Bit in der Position A oder in der Position B gekenn-. 60 zeichnet werden.

Die Positionen A und B oder die Kombination der Positionen A und B können ebenso zur Kennzeichnung der ersten 15, 14, 13, 12, 11 oder 10 Buchstaben des Alphabets verwendet werden. Die jeweils andere . 65 Position A oder B oder die Kombination von A und B kann dann zur Kennzeichnung der restlichen 11, 12, 13, 14, 15 oder 16 Buchstaben verwendet werden. In einem solchen Fall würden die Ziffern in den ersten

	Zeichen	]	Tabelle I	1	3ode-Position	4	8	2	4	Code-Positior	A	I	I
			Binär-Code	1	2					8	1
	1		(					1			1
	2		1	1			1			1
	3			1	1			i		1
	4		1		1			1		1
	5				1		1	1		1
	6		1	1	1		1	1		1
	7 Q		1	1		1				1
	O 9					1			1	1
	10		i	1		1	1		1	1
	11			1	1	1	1		1	1
	12		1		1	1		1	1.	1
	13				1	1		1	1	1
	14		i	i	1	1	1	1	1	1
	15			1			1	1	1	1
									1	1
	16 oder 0		Tabelle II		Alphanumerischer Binär-Code					1
				1				1
			1	1				1
	1		1			1
;ich(			1			1
	1	1	1			1
A		1	1			1
B	1					1
C				1		1
D	1	1		1		1
E			1
F	1
G
H	1
T I
J	1
K
L	1
M
N	1
O
P	1
Q
R	1
S
T	1
U
V	1
W
X
Y
Z

vier Bit-Positionen von 1 bis 15 bzw. 1 bis 14 bzw. Tb s 13 bzw 1 bis 12 bzw. 1 bis 11 bzw. 1 bis 10 für

die ersten Buch Itaben des Alphabets verwendet die ersten Bucnswoeu _v

Position A oder Position B

eien neun Buchstaben des Alphabets durch 1 hkQ in den ersten vier Bit-Positionen, ^^SS durch die Ziffern 1

folgt kennzeichnet

dfe nächsTen

werden.

R A A und Β*
a A und B b'
R aIhr'a'
a ,«,rf R A Β*
A und B B A

präsentieren den Bit-Takt in ihrer Folge, jeder einzelne Puls definiert e.ne bestimmte Bit-Zeit.

Der erste Impuls in einer Folge von acht Impulsen

definiert somit die Bit-Zeit 1, der zweite Impuls

definiert die Bit-Zeit 2, der dritte Impuls definiert die

^Bit-^Zeit3·^{dervierteImpu}!^sdefi«^ieI^tdie _s ^Bit:^Zeit V?

fünfte Impuls definiert die Bit-Zeit 5 der sechste Impuls definiert die Bit-Zeit 6, der siebente Impuls definiert die Bit-Zeit 7, und der achte Impuls definiert

" ^Z^zwischen dem ersten Impuls einer Gruppe von acht ^«^^^^ff^ Zeichen-Zeit, weil innerhalb dieser Zeit die acht Bit-¹S Positionen eines Zeichens an einem bestimmten Punkt ^der Anordnung nacheinander auftreten. Der erste Impuls einer Folge von acht Bit-Takt-Impulsen ist somit der Zeichen-Takt-Impuls.

^{In den} Erläuterungen enthält ein »Festes Feld« ao acht Zeichen Positionen. Dadurch ist der erste Zeichen-Takt-Impuls einer Folge von acht Zeichen-Takt-Impulsen gleichzeitig ein Feld-Takt-Impuls. Die Zeit zwischen zwei Feld-Takt-Impulsen ist die Feld-Zeit. Ein Datensatz fester Länge enthalt 128 Zeichen bzw.

wie

in dem eine große Anmüssen die

"-ν- —~ unbedingt in steigender

Folge deVwertigkek geordnet sein, sie können ebenso

in fallender Folge oder sogar ohne jede Reihenfolge a₅ 16 »feste« Felder. ....... _t ..

in ianenaer ringe w_{t 6 Da} ^ Erfindung ein Verschachtelungssystem fur

^£eDieⁿpuakt^rur^eei können ähnlich wie die Buchstaben die Aufzeichnung und die Datenbearbeitung ver- A AiΓ SST «Snnreichnet werden sie müssen wendet, ist jede Bit-Zeit in Zeitabschnitte, Sub-bitdes Alphabets gekennzeichnet weraen,^_e__den ^ ^.^ unterteilt. Einander entsprechende Zeitab-

jder unter 30 schnitte in aufeinanderfolgenden Bit-Zeiten sind der mit einem gleichen Information zugeordnet. Im folgenden ent-

Positionen A oder B oder in beiden spricht ein bestimmter Zeitabschnitt in aufeinander-B als Kennzeichnung für eine folgende

liegender

werden Aus- 35 mit vier multipliziert,
Zeiten unterteilt ist.

erhalten, sie enthält jedoch vier Bit-Positionen für

Zeitounkt eines unterge- vier voneinander unabhängige Bits. Die vier Bitordneten Bits Positionen innerhalb einer Bit-Zeit sind durch den eines Bits 40 Sub-bit-Takt definiert. Die Zeit zwischen zwei aufWertigkeit, einanderfolgenden Sub-bit-Takt-lmpulsen ist die SubZeit, in der ein Buchstabe bit-Zeit.

oder Zeichen cct vercodet Die Bit-Zeiten, Sub-bit-Zeiten usw. hangen alle von

dargestellt wird der Bit-Folgefrequenz ab. Nimmt man zum Zwecke der

Folee von zusammenge- 45 näheren Erläuterung die Bit-Folgefrequenz mit 1 MHz hörenden einzelnen Infor- an und ist weiterhin angenommen, daß das System " arionen ^{mit vier} Kanälen bzw. vier Sub-bit-Zeiten arbeitet,

Steuerimpulsfolge für un- so ergeben sich folgende Zeitrelationen: Eine Bit-Zeit tprreordnete Bits ist die Zeit zwischen zwei aufeinanderfolgenden zu-

Steuerimpulsfolge" für die 50 sammenhängenden Bits und beträgt vier Mikro- _v β Sekunden. Eine Sub-bit-Zeit ist die Zeit zwischen zwei

aufeinanderfolgenden Sub-bit-Positionen und beträgt 1 Mikrosekunde. Eine halbe Zeichen-Zeit ist die Zeit zwischen dem ersten und dem vierten Bit einer Folge von vier aufeinanderfolgenden und zusammengehörenden Bits; sie beträgt 16 Mikrosekunden. Eine halbe Zeichen-Zeit ist also vier Bit-Zeiten lang. Eine Zeichen-Zeit beträgt 32 Mikrosekunden und ist die Zeit zwischen dem ersten und dem achten Bit

Sub-bit-Zeit oder sbt =
bub bit z.eit oaer sdi

Brt-Zeit oder bt -

Zeichen-Ze,t oder cht =

Datensatz
Datensatz

Sub-Bit-Takt

Bit-Takt

Zeichen-Takt

für auf-

hen Zeichen Ziffern usw.

Die Bits eines Buchstaben,^ eine Zeichens oder eines Symbols treten in parallelen System nache.nander an einem

Ziffer

™J™ , e_in

definieren. Dieser Pulsgenerator. innerhalb der Zeit, die fur die acht

%_{]e bereits} beschrieben, erscheint ein Sub-bit-Takt- ^ _Sub._b· _z . _{Ein Bft}.

TaL.mpuls erscheint zu Beginn einer Jeden Bit-Zeit-

wendet, wie ™b! Hir^öffnen undTSn von Verknüpfungsgliedern. Ein Zeichen-Takt-Impu* er scheint vor dem ersten Bit-Takt-Impuls eines jeden

Zeichens. Em Feld-Impuls erscheint zu Beginn jedes achten Zeichens. ^{e Jeaes}

Die angegebenen Zeiten in Mikrosekunden be-

d hÄ^'⁰'^CrZeugt! ^Hz-Impulse

durchlaufen JW* *· ^Seku"^de· ^{Diese lm}P^ulsi erzeuin η κ ^Schleber^ter mit vier Flipflops unc

d h 2₅SoS f T ^verschieden* 250-kHz-Signale °·⁰· 250 000 Impulse je Sekunde. Die vier 250-kHz·

sSTbh τΖ f ^aJ^sSub-Wt-Takt 1, Sub-bit-Takt 2.

N.^F

"" ^Βί·-^τ·Κ-Ιηρ«1* und die

Bit
ö

^In'°™«™» tan in dem

^!f

F₁₁S

Γ"^{68 BitS innerhaIb eine}^ ^elementare Einheit einer M kTosek_u„de Π ,Tu ^Zeitun*rschi_ed von einer SpSern £l ^Dl _T%^Sub"^b>t-Takte können ebenso zum

iipS£Hi

spezielle Spicherspur enthält den Bk-TakT

^{Impulse für}

oder Zä

"^blt-^Takts

zögerungsmittel zur Gewifnunf
aus dem'Bit-Takt verwendet ⁸

F i g. 4 zeigt die Gewinnung H_PS RtTt₊ Sub-Wt-TakLWie in der Fi ! 4 dar, JrSi f f Zähler verwendet, um der Bif-Takt aus dim uv" Takt zu gewinnen. Die kürzLTe Zeit i^ ^:

Bits ist die Sub-bu-Zeit die als 1 Einheit bezeichnet werd_e; ^nn ^$

⁶° ^{hÖhef a}'^S

nnet. DaTS,^!!
dehnung Result Sorr"
^und korrigierte Resi.lilt °™

^Ko^gienv_ert Kl ist ₆
^SyStem ^h S ^Sy

ϊ ^{trä8t die Be}' Resultate unter 10

^{9 WCrden ZUm end}" ^zusan™engefaßt. Der

" ^{m dnem DezimaI}" ^nicht

im Stellenresultat

In der Subtraktion-Operation muß vom Subtrahenten das Komplement zu 15 gebildet werden und dann auf den Minuenden addiert werden. Bei einer Subtraktion mit positivem Resultat muß in der niedrigsten Stelle der Wert 1 addiert werden. Das Stellenresultat, welches nicht korrigiert ist, trägt die Bezeichnung Resultat 4. Das Resultat 4 muß korrigiert werden, wenn das Stellenresultat einschließlich des Übertrages einen Wert kleiner als 16 hat, d. h., immer wenn das Resultat 4 keinen Übertrag besitzt. Das Reusltat 4 kann durch den Wert Kl korrigiert werden. Kl ist das Komplement von Kl zu 16. Das korrigierte Resultat trägt die Bezeichnung Resultat 5 und ist das endgültige Resultat, wenn das Gesamtergebnis positiv ist, wie dieses durch einen Übertrag in der höchsten Stelle angezeigt wird. Das Resultat 5 ist ein Zwischenresultat, wenn das endgültige Ergebnis der Subtraktion negativ ist, was angezeigt wird durch das Fehlen eines Übertrages in der höchsten Stelle des Resultates.

Um bei einer Subtraktion mit negativem Ergebnis zu einem endgültigen Resultat zu gelangen, muß ein Korrigierwert K3 zu jeder Stelle des Resultats 5 addiert werden. Das korrigierte Resultat des Zwischenresultates 5 wird Resultat 6 genannt. Das Resultat 6 ist das Komplement des endgültigen Resultates 7 zu 15, wenn das Ergebnis der Subtraktion negativ ist. Der Korrekturwert K3 ist dem Korrekturwert Kl gleich mit Ausnahme in der niedrigsten Stelle. Die Subtraktion ist also eine relativ komplizierte Operation, da es schwierig ist, zu Beginn der Operation festzustellen, ob das Resultat 7 positiv oder negativ ist.

Die Rechenschaltung des Datenverarbeitungssystems der Erfindung verwendet die Zeichenzeit für zwei verschiedene Zwecke. Die Zeichenkodierung, welche hier verwendet wird, ist ein 8-Bit-Code vom Typ 1248ABPO, wobei 12 4 8 der numerische Teil ist und ABPO der Zonenteil des Zeichens. Der numerische Teil gibt in diesem Falle die Ziffer an. Ein Bit in der Position P wird als Prüfstück verwendet, so daß der Zonenteil ebenfalls für arithmetische Zwecke verwendet werden kann. Somit kann während der Zonenzeit, d. h. der zweiten Hälfte einer Zeichenzeit, ein nicht korrigiertes Resultat durch die Korrekturwerte Kl und Kl korrigiert werden.

In der Rechenschaltung wird die folgende Funktion verwendet, um den Prozeß abzukürzen:

α ~ b = -(~a+b).

Wenn b—a einen positiven Wert hat, was einfach festzustellen ist, so kann das Resultat für die Operation a—b verwendet werden, wenn das positive Vorzeichen durch ein negatives Vorzeichen ersetzt wird.

Um den Datenfluß zu vereinfachen, führt die Rechenschaltung die folgenden Operationen in verschiedenen Kanälen innerhalb der gleichen Feldzeit durch.

Operand 1 plus Operand 2: Kanal 1,
Operand 1 minus Operand 2: Kanal 2,
Operand 2 minus Operand 1: Kanal 3.

Die Operanden werden grundsätzlich als positive Werte, also absolut behandeln. In den beiden Subtraktionsoperationen wird so verfahren, als wäre das Resultat in beiden Fällen positiv. Eines dieser beiden Subtraktionsergebnisse muß jedoch negativ sein, was durch das Felilen eines Übertragimpulses in der höchsten Stelle des Feldes angezeigt wird. Das positive Subtraktionsergebnis kennzeichnet sich durch einen Ubertragimpuls in der höchsten Stelle und schließt das jeweils andere Ergebnis von der Weiterverarbeitung aus. Am Ende der Feldzeit ergibt sich somit ein positives Resultat des Additionsprozesses im Kanal 1 und ein positives Resultat aus dem Subtraktionsprozeß •m Kanal 2 oder im Kanal 3.

Die Steuereinheit der Rechenschaltung entscheidet, ■welches der Resultate das richtige und gewünschte ist

ίο und ob das Resultat postiv oder negativ ist. Zu diesem Zweck überführt die Steuereinheit die von dem Programm gelieferte Instruktion in Abhängigkeit von dem Vorzeichen des Operanden 1 und dem Vorzeichen des Operanden 2 in ein. neue Instruktion für positive Operanden. Wenn in einer Subtraktionsoperation sich diese neue Instruktion auf das zu unterdrückende Resultat bezieht, so wird das andere zunächst positive Resultat mit einem negativen Vorzeichen versehen und dann übertragen.

so Der Operand 1 und der Operand 2 werden der Rechenschaltung im Kanal 1 zugeführt und während der ersten Hälfte der Zeichenzeit addiert. Beide Operanden werden um eine Sub-Bit-Zeit verzögert, stehen dann im Kanal 2, der Operand 2 wird über

as einen Inverter geführt, der das Komplement des Operanden 2 zu 15 in jeder Stelle erzeugt. Die Addierschaltung liefert dann ein nicht korrigiertes Resultat der Operation: Operand 1 minus Operand 2. Die Bits dieses nicht korrigierten Resultats sind gegenüber denen des ersten Resultats um eine Sub-Bit-Zeit verzögert. Außerdem werden die Operanden 1 und 2 ein weiteres Mal um eine Sub-Bit-Zeit verzögert und in den Kanal 3 überführt, wobei der Operand 1 über einen Inverter läuft. Die Rechenschaltung führt dann im Kanal 3 die Operation Operand 2 minus Operand 1 durch.

Zu Beginn des zweiten und dritten Rechenvorganges wird dem Übertragseingang der Addierschaltung im Kanal 2 und im Kanal 3 je ein Bit zugeführt, was einer Addition des Wertes 1 zum nicht korrigierten Resultat in der kleinsten Stellung gleichkommt. Am Ende des numerischen Teiles eines jeden Zeichens steht ein nicht korrigiertes Resultat für die betreffende Stelle bereit und wird in eine Verzögerungsleitung von der Länge eines halben Zeichens oder in einen entsprechenden Speicher übertragen.

In einem weiteren Additionsprozeß wird das nicht korrigierte Resultat des ersten Rechenvorganges im Kanal 1 auf den Eingang der Addierschaltung zuriickgeführt, um mittels des Wertes Kl korrigiert zu werden. Wenn immer das nicht korrigierte Resultat oder das korrigierte Resultat einen Übertrag auslöst, dann ist das korrigierte Resultat das richtige. Tritt kein Übertrag auf, so ist für die weitere Bearbeitung das nicht korrigierte Resultat zu verwenden.

In der Subtraktionsoperation ist das nicht korrigierte Resultat, welches sich in dem Speicher von der Länge eines halben Zeichens befindet, zu verwenden, wenn es mit einem Übertrag verbunden ist. Tritt während des Subtraktionsprozesses kein Übertragsimpuls auf, so ist das korrigierte Resultat zu verwenden. Am Ende der gesamten Zeichenzeit steht das endgültige Resultat der Operation für eine Stelle zur Verfügung und kann im Resultatspeicher gespeichert werden.

Die Übertragsimpulse von nicht korrigierten Resultaten müssen immer in die nächsthöhere Stelle addiert werden. Dies wird dadurch ermöglicht, daß das Übertrags-Bit in einer Verzögerungsleitung der Länge

14

... _und speichert die nicht korrigierten

eines halben Zeichens gespeichert wird. Ein mit dem Zeicbenzei ^ Addierwerk die entsprechenden

korrigierten auftretender Übertragsimpuls wird nur Kesuitaie - ^ Resultate erzeugt hat. Zu

im Additionsprozeß in die nächsthöhere Stelle über- ^^⁰"?:"« _entschieden werden, welches der beiden

tragen. . flutete einer jeden Rechenoperation zu verwenden

Am Ende der gesamten Operation werden die 5 Resultate einei j

Resultate der beiden Subtraktionen danach geprüft, ist. korrjoi-rten Resultate gelangen über die

ob in ihrer höchsten Stelle ein Übertragsimpuls auf- Die ^η!5^ηγ"" \f_Nr>Glied 3124, die Leitung 3125,

tritt, welcher das korrekte Resultat kennzeichnet. , nnrn filied 3089 und die Leitung 3095 zurück

In der Zwischenzeit hat die Steuereinheit der ^das ^h " ' _k 3096 Das UND-Glied3124 wird

Rechenschaltung.die Instruktion des Programms um- io zum ^Aa°^K ™- -7_onenteiles einer Zeichenzeit durch

gewandelt und kann das gewünschte Resultat und das fur die jcu u _df^ _{Steuereinheit} auf der Leitung 3126

zugehörige Vorzeichen selektieren. ^ein.^^lgv _n._r Aussans des Generators 3127 liefert

Die Fig. 7 ist ein Blockdiagramm einer ersten g^eoff"^et; _H„ Korriderwertes A'l. Der Ausgang des Ausführung der Recheneinheit, welche in dem Daten- die Bits o» s ^ ^ ^ _{Korrigierwertes K1} Verarbeitungssystem der Erfindung verwendet werden 15 Generators λι» ^ ^ ^ _{der die unkorri}. kann. In der F i g. 7 wird der Operand 1 der Rechen- ^Dl"^{e 0}^!Jv™_sse über die Leitung 3095 dem Addierschaltung auf der Leitung 3087 zugeführt. Zur ersten gierten ^niss ^ „^ _{die UND}_ Rechenoperation wird er über die Leitung 3088 zum ^erk 3096 zugetunrt ^^ _Add.^J _{erwerk3016 übertragen}. ODER-Glied 3089 geführt. Zur Subtraktion im Kanal2 Glieder3l·»^u™ _{9 md 3l3}, _{werden von der} gelangt der Operand 1 über die Verzögerungsleitung 20 Die ^u?£""* _{di Le}itungen 3132 und 3133 in 3091 und Leitung 3092 zum ODER-Glied 3089. Für Steuereinheit aber die ^ ^ ^ _{Zonenteils der} den Subtraktionsprozeß im Kanal 3 gelangt der den Kanälen^1 zuna

Operand 1 über die Verzögerungsleitung 3093 und ^Z™^nz^ ^¹" _{rte κλ U}nd Kl gelangen über die Inverter3094 zum ODER-Glied3089. Das ODER- Die ^Ko™%*™™£5^ _dem ODER-Glied 3099

Glied 3089 führt die Bits der Kanäle 1, 2 und 3 über 25 ^Lert^ung^en,;"^J* ^D™_die Leitung 3107 zum Addierwerk

die Leitung 3095 zum Addierwerk 309. und von dor tube rd.e J _{Resultaten werden}

Der Operand 2 wird der Rechenschaltung im Kanai 1 3096 Zu den drei ment s _ad

über die Leitung 3097 zugeführt und gelangt über somit die ^Pff^™⁶^ _der Ubertragsimpuls

Leitung 3098 direkt zum ODER-Glied 3099. Im ersten dem ^Addlt'° ^^ ^J Nächstfolgenden Wert des

Subtraktionsprozeß, der im Kanal 2 durchgeführt 30 nur m,Kanal auf den ™%_ber ^g j _{ls wird}

wird, gelangt der Operand 2 über die Verzögerungs- gleich«Kanals addiert^u ^ f ^

leitung 3101, Leitung 3102, Inverter 3103 und Leitung in de r Ope ^™^*™^ _m£_{aiz L}eitung3109

3104 zum ODER-Glied 3099. Für den Subtraktion*- maler übertrag über die Lei g _Ver'_zögerungsiei,ung

_Prozeß2 im Kanal 3 wird der Operand 2 über die und das UND-Glied 3111wi β β s

Verzögerungsleitung 3105 und Leitung 3106 zum 35 3113 gegeben. Ρ«^υErtrag göang

ODER-Glied 3099 geführt. Das ODER-Glied 3099 J^^^^^oSSSS MSe'und Lei-

führt die nunmehr drei Operanden zur Rechen- ^dK^jg^s ^ ^^_eR_esultat wird zunächst in

schaltung 309 über die Leitung 3107. ^ i J'^JsSuS« gespeichert, bis es kom-

Die Addierschaltung addiert jeweils zwei Operanden ^d« Χ"²^"^^ Mit über die Leitung 3138

im gleichen Kanal. Die Übertragsimpulse werden auf 40 pe« ist. Die Steueremn e er "f. j ^e

die Leitung 3108 sowie 3109 und das UND-Glied 3111 die .«^^S Äf?u^SSden ist. Dk

gegeben, welches von der Steuereinheit der Rechen- ^stimmen welches Kesuua^

schaltung durch ein Signal auf der Le.tung 3112 an- ^f^^'.^^nd ODER-Glied 3142, wenn

gesteuert wird. Die Übertragsimpulse werden in der über die Leitung,1« unow

Verzögerungsleitung3113 bis zum Beginn des nach- 45 ^^^^^^S^l„.Zi

sten Bits des gleichen Operanden gespeichert. Die ^^,S^^, f _über die Leitung 3144

Übertragsimpulse müssen also am Ende der ersten ^das.^™J₃i₄₅" öff_net Für die Kanäle 2 und 3

halben Zeichenzeit bis zum Beginn der nächsten ^und.°P^E?fS^ä%^^ttS"„_{h e}in Signal auf den

ersten halben Zeichenzeit gespeichert werden, um zu wird das UND-Glied 3139 durch ™ ^^na ™ dem nächsten Zeichen in der Bit-Zeit 1 addiert zu 50 Leitungen 3146 bzw. .^⁴⁷ f^™^⁰¹^ ^₃Z ₃

werden. Die Übertragsimpulse werden hierzu über korngierte Resultat ^ra ^^ Falls ^askorrSerte

die Leitung 3108, Leitung 3109, Leitung 3114 und einen Üb«trags.inpuls hatte FaUs^ das^omg.erte

UND-Glied 3115 zur Verzögerungsleitung 3116 gege- Resu tat im Kanal 2 bzw. im KjnJ³^^

ben, wo sie gespeichert werden, bis sie benötigt werden. trags.mpuls hat e, dann wird das UND Gljd 3143 Das UND-Glied 3115 wird für Übertragsimpulse aus 55 durch ein Signal auf der Leitung ³¹« ^^M» ™f

dem Additionsprozeß in der Bit-Zeit durch ein Signal das betreffende Resultat ^^η|{^_Β{^<^5™£

von der Steuereinheit auf der Leitung 3117 geöffnet. Signal erreicht das UND-Glied^3143 über_Q ^d« ODER

Das UND-Glied 3111 wird während dieser Zeit Glied 3145. Alle Signale auf den Leitungen 3141 3146,

durch ein Signal auf der Leitung 3111 gesperrt. 3147, 3144, 3148 und 3149 werden von der Steuere.n-

Das Resultat der Addition wird zunächst in der 60 heit erzeugt. _PA<!1Ii_ts!tp Her drei ver

Verzögerungsleitung 3118 mit der Länge einer halben Die selektierten ^Zeiche"^resf ^ ^de^r J™ *' '

Zeichenzeit gespeichert. Wegen der drei unterschied- *WedenenOperaü°nen^

liehen Operationen, die gleichzeitig durchgeführt leitung 3122 über UND-Glied 3139, ODER-Glied 3152

werden entnSt die Verzögerungsleitung immer drei und Leitung 3153 in die Feldverzoge»uogdeitung 3 51 nicht korrigierte Resultate. Diese nicht korrigierten S₅ übertragen. Die aus der ^Verm^™^^lat„^u"8³"⁸

Resultate gelangen über die Leitung 3119 und 3121 selektierten Resultate gelangen zur Feldverzogerungs-

auf die Verzögerungsleitung 3122. Die Verzögerungs- leitung 3151 über die^Leitung 3119, UND-Glied 3143,

leitung 3122 hat ebenfalls die Länge einer halben Leitung 3154, ODER-Glied 3152 und Leitung 3153.

Die Resultate der drei Operationen werden somit in der Verzögerungsleitung 3151 vereinigt.

Sobald die Zeichenresultate zur Verfügung stehen, bestimmt die Steuereinheit der Rechenschaltung', welches der drei Resultate über das UND-Glied 3155, Leitung 3156, ODER-Glied 3157 und Ausgabeleitung 3158 in einen externen Speicher zu übertragen ist.

Die Selektion des endgültigen Resultates erfolgt von der Steuereinheit aus über die Leitung 3159 für Resultate im Kanal 1. Ein Resultat im Kanal 2 wird durch ein Signal auf Leitung 3161 selektiert. Ein Steuersignal auf der Leitung 3162 selektiert ein Resultat im Kanal 3.

Die drei Leitungen 3159, 3161 und 3162 gelangen zum UND-Glied 3155 über das ODER-Glied 3162. Das Vorzeichen des selektierten Resultates wird zu diesem über die Leitung 3164 und das ODER-Glied 3157 in Abhängigkeit von der Steuereinheit addiert. Das Resultat kann dann den Verzögerungsleitungen 3118 bzw. 3151 zu Beginn der nächsten Feldzeit entnommen werden. Der nächste arithmetische Prozeß kann der oben beschriebenen Operation direkt folgen.

Die F i g. 8 ist ein Blockschaltbild einer ersten Ausführung der Steuereinheit einer Rechenschaltung, welche in dem datenverarbeitenden System der Erfindung verwendet werden kann. Die in der F i g. 8 gezeigte Steuereinheit gehört zur Rechenschaltung, welche in der F i g. 7 gezeigt ist und drei oder mehr verschachtelte Kanäle besitzt. Die Steuereinheit führt folgende Operationen durch:

1. Die Steuereinheit überführt die Instruktion des Programms in Abhängigkeit von dem Vorzeichen der Operanden 1 und 2 in eine neue Instruktion.

2. Die Steuereinheit überwacht die folgenden Rechenoperationen in der Rechenschaltung:
Operand 1 plus Operand 2,

Operand 1 minus Operand 2,
Operand 2 minus Operand 1,
wobei der Operand 1 und der Operand 2 unabhängig von ihrem Vorzeichen immer als positive Werte verarbeitet werden.

3. Die Steuereinheit bestimmt, zu welcher der Operation

Operand 1 minus Operand 2 oder
Operand 2 minus Operand 1
eines positiven Resultates gehört.

4. Die Steuereinheit selektiert das Ergebnis.

5. Die Steuereinheit addiert das Vorzeichen zum End-Resultat.

In der F i g. 8 ist angenommen, daß die von dem Programm gelieferten Instruktionen wie folgt lauten können:

Operand 1 plus Operand 2,
Operand 1 minus Operand 2 oder
Operand 2 minus Operand 1,

und daß diese Instruktionen in einer nicht gezeigten Schaltungsanordnung gelesen werden, welche ein Signal auf eine der Leitungen 3171a bis 3171c zur Steuereinheit gibt. Ein Signal auf der Leitung 3171a entspricht der Instruktion Operand 1 plus Operand 2. Ein Signal auf der Leitung 3171 b entspricht der Instruktion Operand 1 minus Operand 2. Ein Signal auf der Leitung 3171c entspricht der Instruktion Operand 2 minus Operand 1.

Die Leitungen 3171a bis 3171c führen die Signale zu den SET-Eingängen der betreffenden Flipflops 3172 a bis 3172 c. Die RESET-Eingänge der Flipflops 3172« bis 3172c werden wie folgt angesteuert: Das Signal der Instruktion Operand 1 plus Operand 2 auf der Leitung 3171 α bringt den Flipflop 3172a in SET-Stellung und gelangt über die Leitung 3173, ODER-Glied 3177 und Leitung 3178 zum. RESET-Eingang des Flipflops 3172c.

Das Signal der Instruktion Operand 1 minus Operand 2 bringt den Flipflop 3172 b über Leitung 3171 b

ίο in SET-Stellung und den Flipflop 3172a über die Leitung 3179, ODER-Glied 3181 und Leitung 3182 in RESET-Stellung. Das Signal für die Instruktion Operand 1 minus Operand 2 bringt ebenfalls den Flipflop 3172c über Leitung 3183, ODER-Glied 3177 und Leitung 3178 in RESET-Stellung.

Das Signal der Instruktion Operand 2 minus Operand 1 bringt den Flipflop 3172 c über Leitung 3171c in SET-Stellung, den Flipflop 3172a über Leitung3184, ODER-Glied 3181 und Leitung 3182 in RESET-

ao Stellung sowie den Flipflop 3172* über Leitung 3185, ODER-Glied 3174 und Leitung 3175 ebenfalls in RESET-Stellung.

Der Flipflop 3186 wird durch ein Signal auf Leitung 3187 in SET-Stellung gebracht, wenn der Operand 1

»5 ein positives Vorzeichen besitzt. Der Flipflop 3186 gelangt in RESET-Stellung durch ein Signal auf Leitung 3188, wenn der Operand 1 ein negatives Vorzeichen bat. Der Flipflop 3189 wird durch das Vorzeichen des Operanden 2 derart gesteuert, daß er

durch ein Signal auf Leitung 3191 in SET-Stellung gelangt für ein positives Vorzeichen und daß der genannte Flipflop bei einem negativen Vorzeichen des Operanden 2 durch ein Signal auf Leitung 3192 in RESET-Stellung gebracht wird.

Die Matrix der UND-Glieder 3193a bis 31931 transformieren die alte Instruktion, welche durch die Stellung der Flipflops 3172a bis 3172c dargestellt wird, in eine neue Instruktion in Abhängigkeit von den Vorzeichen der Operanden, welche durch die Stellung des Flipflops 3186 und 3189 dargestellt wird.
Die vier möglichen neuen Instruktionen lauten:

Operand 1 plus Operand 2,
Operand 1 minus Operand 2,
Operand 2 minus Operand 1,
minus Operand 1 minus Operand 2,

was durch ein Ausgabesignal von den ODER-Gliedern 3194a bis 3194a" auf die Leitungen 3195, 3196, 3197, 3198, 3199 und 3201 angezeigt wird. Die Kombination

So der möglichen Stellung der Flipflops 3172 a bis 3172 c.

3186 und 3189> der UND-Glieder 3193 a bis 3193 1 und der ODER-Glieder 3194a bis 3194^ ist in dei Tabelle XIII gezeigt.

Wie bereits beschrieben, behandelt die Rechenschaltung den Subtraktionsprozeß, als wäre eir positives Resultat zu erwarten. Eines der Resultate ist jedoch negativ und muß unterdrückt werden. Aus diesem Grunde muß die neue Instruktion der Adresse des richtigen Resultates entsprechen, und Instruktior

und Adresse entscheiden gemeinsam, ob das Resultat ein positives oder negatives Vorzeichen erhält. Hierfüi bekommt die Steuereinheit über die Leitung 313i (F i g. 7) am Ende des gesamten Prozesses ein Signal welches anzeigt, welcher der beiden Subtraktion·

prozesse zu einem positiven Resultat geführt hai Dieses Signal wird durch den Übertragsimpuls an Ende des letzten Zeichens in dem Feld, d. h. Kanal ί oder Kanal 3, Bit-Zeit 4, Zeichenzeit 16 dargestellt

ί 774

Der zuletztgenannte Übertragsimpuls kommt von der Rechenschaltung über die Leitung 3138 in die Steuereinheit und wird über die Leitung 3203 dem RESET-Eingang des Flipfiops 3206 zugeführt, wenn das positive Resultat zu der Operation Operand 1 minus Operand 2 gehört. Gehört dieser Übertragsimpuls zu der Operation Operand 2 minus Operand 1, so wird der Impuls von der Leitung 3207 über das UND-Glied 3208 zum SET-Eingang des Flipfiops 3206 und zum RESET-Eingang des Flipflops 3205 geführt. Die UND-Glieder 3204 und 3208 v, erden durch Zeitsignale auf den Leitungen 3209 und 3211 gesteuert. Die Ausgabeleitungen der Flipfiops 3205 und 3206 steuern die Leitungen 3197 und 3198 bzw. 3199 und 3201 der ODER-Glieder 3194c und 3194rf über die Leitungen 3212 und 3213 bzw. 3214 und 3215. Die Steuerung wird mit Hilfe der UND-Glieder 3216 und 3217 bzw. 3218 und 3219, welche mit den Leitungen 3212 bis 3215 verbunden sind. Die Steuerfunktionen sind in der Tabelle XIII gezeigt. Ein Signal auf den Leitungen 3221 und 3222 der ODER-Glieder 3194a und 3194i sowie auf den Ausgabeleitungen 3223, 3224, 3225 und 3226 der UND-Glieder 3216 und 3217 bzw. 3218 und 3219 stellt die Adresse des richtigen Resultates und das Vorzeichen dieses Resultates in der as folgenden Weise dar.

Die Leitung 3221 führt ein Signal für die Instruktion Operand 1 plus Operand 2 über das ODER-Glied 3227, um das UND-Glied 3228 für die Impulse des Kanals 1 zu öffnen. Ein Signal auf der Leitung 3221 öffnet das UND-Glied 3229 über das ODER-Glied 3231. Falls die Operation Operand 1 minus Operand 2 auszuführen ist, so öffnet ein Signal auf der Leitung 3222 das UND-Glied 3228 über das ODER-Glied 3227 und öffnet das UND-Glied 3232 über das ODER-Glied 3233.

Ein Signal auf der Leitung 3223 entspricht der Instruktion Operand 1 minus Operand 2 und zeigt, daß das Resultat dieser Operation positiv ist. Das Signal auf der Leitung 3223 öffnet das UND-Glied 3234 über das ODER-Glied 3235 und öffnet das UND-Glied 3229 über das ODER-Glied 3231. Die Leitung 3224 entspricht der gleichen Instruktion, zeigt jedoch an, daß das Resultat negativ ist. Ein Signal auf der Leitung 3224 öffnet das UND-Glied 3236 über ODER-Glied 3237 und öffnet das UND-Glied 3232 über das ODER-Glied 3233. Die Leitungen 3225 und 3226 sind der Instruktion Operand 2 minus Operand 1 zugeordnet. Ein Signal auf der Leitung 3225 zeigt an, daß das Resultat positiv ist, ein Signal auf der Leitung 3226 zeigt an, daß das Resultat negativ ist.

Die Tabelle XIV zeigt die Steuerung der Resultatselektion in der Steuereinheit.

Neue Instruktion	Aktiver Ausgang der Trigger 3205 3206	3215 3214 3215 3214	Akti ves Und- Glied	Aktive Steuer- Leitung	3255 3255 3255 3255 3255 3255
Op 1 + Op 2 -(Op 1 -f Op 2) Op 1 - Op 2 Op 2 - Op I	3212 3213 3212 3213	3216 3217 3218 3219	3239 3239 3242 3244 3242 3244

Tabelle XIII

Instruktionsumformung in der Steuereinheit
df.r Rechenschaltung

	Positives Resultat gehört zur Instruktion	-Op 2	AktiveODER-	3195
Neue Instruktion		-OpI	Glied-Aus- gangsleitun-	3196
		-Op 2	gen	3198
Op 1 + Op 2		-OpI
-(Op 1 + Op 2)	OpI -		3201
Op1 - Op 2	Op 2-	3197
	OpI -
Op 2 - Op 1	Op 2-	3199

Tabelle XIV

Die Steuerung der Resultatselektion
in der Rechensteuerschaltung

Und-	Steuer lei-	Kanal	Bit- Zeit	Zeichen Zeit	Selektive unkorri-	s Resultat korri
Glied	tune	sbt	bt	cht	giertes	giertes
					Resultat	Resultat
3263	3276	1	3		Add.
3264	3277	1	5			Add.
3265	3278	2	8		Sub. I
3266	3279	2	5			Sub. 1
3267	3231	3	8		Sub. 2
3268	3282	3	5			Sub. 2
3204	3211	2	5	16	Sub. 1 +
3208	3209	3	5	16	Sub. 2+

55

60 Die UND-Glieder 3223, 3234 und 3236, welche durch die Adreßsignale auf den Leitungen 3221 und 3222 bzw. 3223 und 3226 bzw. 3224 und 3225 über die ODER-Glieder 3227 bzw. 3235 bzw. 3237 angesteuert werden, führen die Kanalimpulse auf Leitung 3238 auf die Leitung 3159 (F i g. 7), die Kanalimpulse des Kanals 2 werden von der Leitung 3241 auf die Leitung 3161 (F i g. 7) und die Kanalimpulse des Kanals 3 gelangen von der Leitung 3243 auf die Leitung 3162 (F i g. 7). Diese Kanalimpulse erreichen die UND-Glieder 3229 und 3232 über die Leitungen 3245, 3246 und 3247 über das ODER-Glied 3248. Die UND-Glieder 3229 und 3232 sind somit vorbereitet zum Öffnen für positive und negative Vorzeichen aus den zugehörigen Signalgenerato:en 3249 und 3251. Ein Signal vom ODER-Glied 3231 auf der Leitung 3262 erzeugt ein positiven Vorzeichen aus dem Generator 3249, während ein Signal von ODER-Glied 3233 über Leitung 3253 ein negatives Vorzeichen am Signalgenerator 3251 auftreten läßt. Das Signal des selektierten Vorzeichens gelangt über das ODER-Glied 3254 auf die Verbindungsleitung 3164 (F i g. 7), welche das genannte Signal der Rechenschaltung zuführt.

Die Steuereinheit bestimmt außerdem, ob das korrigierte oder nicht korrigierte Zeichenresultat einer jeden Operation zu verwenden ist. Die Entscheidung hängt von dem Vorhandensein eines Übertragimpulses am Ende des Zeichen ab, wie dieses bereits beschrieben wurde.

Es gibt zwei Gruppen von Ubertragsimpulsen. Die eine Gruppe tritt zur Bit-Zeit 4 auf, die andere zur Bit-Zeit 8. Da die übertragung der Zeichenresultate in der ersten Hälfte der Zeichenzeit erfolgt, müssen die zur Bit-Zeit 4 auftretenden Übertragsimpulse verzögert werden, um nicht die Übertragung des vorhergehenden Zeichenresultate zu stören. Zu diesem Zweck werden die zur Bit-Zeit 4 auftretenden Übertragsimpulse von der Leitung 3202 über das UND-

Glied 3256 zum ODER-Glied 3257 geführt, während die Ubertragsimpulse von der Bit-Zeit 8 über das UND-Glied 3258 zum ODER-Glied 3257 gelangen. Die UND-Glieder 3256 und 3258 werden durch Zeitsignale zur Bit-Zeit 4 bzw. zur Bit-Zeit 8 auf den Leitungen 3259 und 3261 gesteuert. Die Übertragsimpulse der Bit-Zeit 4 gelangen vom UND-Glied 3256 zum ODER-Glied 3257 über die Verzögerung 3262. Die Ubertragsimpulse gelangen vom ODER-Glied

nicht korrigiertes Resultat ist. Die Übertragung der Resultate wird durch Signale in den Leitungen 3141, 3146 und 3147 (Fig. 7) gesteuert. Die Leitung3141 gehört zum Additionsprozeß, die Leitung 3146 gehört zum ersten Subtraktionsprozeß, die Leitung 3147 gehört zum zweiten Subtraktionsprozeß. Die Übertragung von Signalen über die Leitungen 3141, 3146 und 3147 wird durch die UND-Glieder 3284a bis 3284 c gesteuert, welche wiederum durch die RESET-

tieren ihre Übertragsimpulse, wie es in der Tabelle XV gezeigt ist.

Tabelle XV

Der Ubertragsimpuls in der Steuerschaltung der Recheneinheit

Und-Glied

3263
3264
3265
3266
3267
3268

Zeit

Sub-Bit-Zeit 1, Bit-Zeit 5 Sub-Bit-Zeit 1, Bit-Zeit 8 Sub-Bit-Zeit 2, Bit-Zeit 5 Sub-Bit-Zeit 2, Bit-Zeit 8 Sub-Bit-Zeit 3, Bit-Zeit 5 Sub-Bit-Zeit 3, Bit-Zeit 8

3257 zu den UND-Gliedern 3263, 3264, 3265, 3266, io Stellung der Flipflops 3271a bis 3271c und durch J267, 3268_i 3204 und 3208. Die UND-Glieder selek- Zeitsignale auf den Leitungen 3275a bis 3275c und

3285a bis 3285c geöffnet werden.

Die F i g. 9 ist eine tabellarische Darstellung der Änderung der Programminstruktionen in Abhängigkeit von den Vorzeichen der Operanden 1 und 2 in der Steuereinheit der Rechenschaltung.

Die F i g. 10 ist eine tabellarische Darstellung des Rechenprozesses bei der Addition und Subtraktion in der Rechenschaltung von F i g. 7. Zum Zwecke der . ao Illustration sind die verschiedenen Stufen der Operation in Reihen und Spalten bezeichnet. So sind jedem Zeichen zwei Spalten zugeordnet. Eine Spalte für den numerischen Teil, die andere Spalte für den Zonenteil. Die Spalten A und B beziehen sich auf das erste as Zeichen, die Spalten C und D auf das zweite Zeichen, die Spalten E und F auf das dritte Zeichen, und die Spalten G und H beziehen sich auf das vierte Zeichen. Die Reihen R, S, T, U, V, W, X, Y, Z zeigen die Stufen der Operation und sind im folgenden als Zeile bezeich-30 net mit dem zugehörigen Kennbuchstaben. Wie in der Zeile R gezeigt ist, beträgt der Wert des Operanden 1 367, wobei die Einer in den Spalten A und B, die Zehner in den Spalten C und D und die Hunderter in den Spalten E und F eingetragen sind. Der zweite 35 Operand hat den Wert 529, wie das in Reihe 2 der Zeile R gezeigt ist. Die Einer (9) stehen in den Spalten A und B, die Zehner (2) stehen in den Spalten C undZ>, und die Hunderter (5) stehen in den Spalten E und F. . In der Reihe S, Spalte A, ist die erste Additionsstufe

Die zwei möglichen Übertragsimpulse aus der Ad- *o gezeigt, wobei die ersten Bits der Operanden 1 und 2 ^dli¹°ⁿ,.^{werden über das} ODER-Glied 3289 auf den addiert werden, wodurch ein Übertragsimpuls zum SbT-Eingang des Flipflops 3271a geführt. Beide Über- nächstfolgenden Bit 2, angezeigt durch den Pfeil von tragsimpulse haben die gleiche Wertigkeit. Der Flip- Linie 2 Reihe 3 zur Linie 3, Reihe R, entsteht. Die flop3271a wird zur Sub-Bit-Zeit4, Bit-Zeit4 durch Zeile3 der Reihe/? stellt den Übertragseingang des ein Signal auf Leitung 3272 in RESET-Stellung ge- 45 Addierwerkes dar. In der Position 2 hat der Operand 1 «« ,Bi? ^Ausgabeleitungen der UND-Glieder 3265, ein Bit in der Zeile 1, Reihe R, der zusammen mit dem

übertrag der vorhergehenden Bit-Addition zu dem Ergebnis »kein Bit« mit Übertragsimpuls, gezeigt in Zeile 2, Reihe S, führt. Dieser Bit-Übertrag wird dem Übertragseingang der Rechenschaltung wie durch den Pfeil von Zeile 2, Reihe S, zur Zeile 3, Reihe R, gezeigt wird.
Die dritte Bit-Addition wird in der Position 4 durch-

~ w .-.. geführt, wo wiederum zu dem Bit des Operanden 1 ein

Signale auf den Leitungen 3144, 3148 und 3849 55 Übertragsimpuls addiert wird. Da der Operand 2 in (F 1 g. 7) gesteuert. Die Leitung 3144 entspricht dem dieser Position kein Bit besitzt, lautet das Ergebnis Additionsprozeß, die Leitung 3148 ist dem ersten
Subtraktionsprozeß zugeordnet, während die Leitung

Und-Glied	Art des Übertragungsimpulses	Signal auf Leitung
3263	unkorrigierte Addition	3276
3264	korrigierte Addition	3277
3265	unkorrigierte Subtraktion 1	3278
3266	korrigierte Subtraktion 1	3279
3267	unkorrigierte Subtraktion 2	3281
3268	korrigierte Subtraktion 2	3282

3266, 3267 und 3268 werden zum SET-Eingang des Flipflops 32710 bzw. RESET-Eingang des Flipflops 32716 bzw. SET-Eingang des Flipflops 3271c bzw. zum RESET-Eingang des Flipflops 3271 c geführt.

Einer der Flipflops 3271a bis 3271c zeigt durch seine SET-Stellung an, daß das entsprechende Zeichenresultat in der Rechenschaltung ein korrigiertes Resultat ist. Die Übertragung des Resultates wird durch

dem zweiten Subtraktionsprozeß zugeordnet ist.

»kein Bit plus Bit-Übertrag«. Dieser Übertrag wird zu den L bertragseingang des Addierwerkes übertragen,

_r.„^ >„_Bvv.>...« ι«. wie dieses durch den Pfeil von Position 4, Zeile 2,

Die Übertragung von Signalen über die Leitungen 60 Reihe 8 zur Position 8, Zeile 3 und Reihe R angezeigt 3144, 3148 und 3149 wird durch die UND-Glieder ist. In der Position 8 besitzt der Operand 1 kein Bit, 3274a bis 3274c gesteuert, welche wiederum durch
die Signale von den SET-Ausgängen der Flipflops

'»irrt .. 1-:- -iAw< ■ — · -

jedoch der Operand 2, wie dieses in der Zeile 2, Reihe R, gezeigt ist. Das Ergebnis dieser Addition ist wiederum

_r — — — lediglich ein Übertragsimpuls. Hier handelt es sich

Leitungen 3275a bis 3275c geöffnet werden. 6₅ um einen Zeichenübertragsimpuls, der für eine halbe

Ein in RESET-Stellung_ befindlicher Flipflop aus Zeichenzeit gespeichert wird, wie dieses durch den

horizontalen Pfeil in Zeile 1, Reihe S, gezeigt ist. Das Resultat des AHHitionsnrnzfissesin den Positionen 1. 2.

3271a bis 3271c und durch Zeitimpulse auf den

der Gruppe 3271a bis 3271c zeigt an, daß das gewünschte Zeichenresultat in der Recheneinheit

4, 8 wird in die Position A, B, P,O verzögert. Während keinen Übertrag aus dem unkorrigierten oder dem dieser Zeit wird der Wert der Korrektur Kl aus der korrigierten Resultat. Das umrandete Resultat in Zeile 3, Reihe S, auf das übertragende Resultat addiert. Zeile 1, Reihe 5, Spalte O, ist damit das richtige. Das Die Korrekturzahl Al hat den Wert 6. Da das ver- Gesamtresultat des Additionsprozesses Operand 1 plus zögerte Resultat nicht in jeder Position ein Bit besitzt, 5 Operand 2 beträgt somit 0596.
ist mit dem Resultat der Korrekturaddition, welches Wie bereits beschrieben wurde, führt die Rechenin Zeile 1, Reihe S gezeigt ist, kein Übertrags-Bit ver- einheit zwei verschiedene Subtraktionen durch. Die bunden. Da in der Position 8 derselben Zeichenzeit erste Subtraktion lautet Operand 1 minus Operand 2. ein Übertrags-Bit auftrat, muß das korrigierte Resultat Die zweite Subtraktion lautet Operand 2 minus Opeverwendet werden. Das korrigierte Resultat hat den io randl. Die Steuereinheit bestimmt, welche dieser Wert 6 und ist in der Zeile 1, Reihe T, umrandet. beiden Operationen mit einem positiven Resultat Die nächste Zeichenzeit beginnt mit der Addition gekennzeichnet ist, was sich aus dem Übertrag im des Übertrag-Bit der Zeile 3, Reihe R, zum Zeichen 2 numerischen Teil der höchsten Stelle ergibt. Da in in dieser Position. Weder der Operand 1 noch der diesem Beispiel die Feldlänge mit vier Zeichen anOperand 2 hat in dieser Position ein Bit. Das Additions- 15 genommen wurde, muß dieser Übertrag in der Resultat ist also ein einzelnes Bit in der Zeile 1, Position 8, Spalte C, Reihe V oder Y, auftreten.
Reihe S. In der Position 2 der Zeichenzeit 2, Spalte O, In der Operation Operand 1 minus Operand 2 ist haben sowohl Operand 1 als auch Operand 2 ein Bit, das nicht korrigierte Resultat zu verwenden, wenn es so daß das Additionsresultat aus einem Übertrags-Bit mit einem Übertrag verbunden ist. Andernfalls ist das besteht, Zeile 2, Reihe S, welches zum Übertrags- ao korrigierte Resultat zu wählen. Es wird immer nur eingang des Addierwerkes übertragen wird, wie die ein Übertrag im numerischen Teil der Zeichenzeit Hü!;h den Pfeil in der Zeile 3, Position 4, Reihe/?, in der Addition des folgenden Zeichens berücksichtigt, gezeigt ist. Das Bit des Operanden 1 in dieser Position In diesem Prozeß haben die Operanden 1 und 2 die- und der Bit-Übertrag resultieren wiederum in einem selbe Wertigkeit wie in dem zuvor erläuterten Addi-Bit-Übertrag, der in der Position 8 addiert werden 25 tionsprozeß, jedoch ist der Operand 2 invertiert, was muß, wie es durch den Pfeil angezeigt ist. durch den Buchstaben / hinter der Bezeichnung in Weder der Operand 1 noch der Operand 2 hat in der Zeile 2, Reihe U, angezeigt ist. Ein invertiertes Zeichen Position 8 ein Bit, so daß der Additionsprozeß lediglich ist gleich dem Komplement dieses Zeichens zu 15. ein einfaches Bit als Resultat zur Folge hat. Dieses Der Subtraktionbprozeß beginnt in der Position 1 Bit ist in Zeile I, Reihe 5, Position 8, Spalte 10, be- 30 mit der niedrigsten Stelle, Spalte A, Reihe U. Zu zeichnet. Dieses Resultat ist für eine halbe Zeichenzeit dieser Zeit wird der Vortragsübertrag in diese Zeitzu verzögern, wie es durch den horizontalen Pfeil in position addiert. Der Subtraktionsprozeß wird innerder Zeile 1 der Reihe S angezeigt ist. Das Resultat halb des numerischen und Zonenteiles des /-ichens gelangt dann in den Zonenteil des gleichen Zeichens, wie eine normale Addition durchgeführt. Ds heißt, d. h. in die Spalte D. 35 ein Bit addiert auf kein Bit, ergibt ein Bit. Die '< Jdition Während dieser Zeit wird wiederum die Korrektur- von 2 Bits ergibt einen Übertrag der als Bit-Übertrag zahl Kl zuaddiert. Das Resultat ist m Zeile 1, Reihe T in den Positionen 1, 2, 4, A B und P auftrel -\ kann, gezeigt. Das Resultat hat den Wert 15. so daß in den Einübertrag in der Position 8 ist ein Stelleni;oertrag beiden Additionsprozessen des numerischen Teiles und muß gespeichert werden Ein in der Position Null und des Zonenteiles kein Übertrag entstehen konnte. 40 auftretender Übertrag wird nur für Steuerzwecke ver-Das richtige Resultat ist somit das unkorrigierte wendet und darf nicht zum folgenden Buchstaben Resultat, welches in Zeile 1, Reihe 5, Spalte C, um- addiert werden. Die Addition von 3 Bits ergibt einen randet ist und den Wert 9 hat. Die Bits der Operanden 1 Übertrag und 1 Bit. Die Korrekturzahl Kl weiche im und 2 in der Bit-Position 1 wurden addiert und pro- Zonenteil des Zeichens verwendet wi'd htt den duzieren einen Bit-Übertrag, welcher dann zu dem 45 Wert 10, wenn in einem Dezimalsystem gerechnet wird. Bit der Operanden 1 in Bit-Position 2 addiert wurde, Zur Bit-Zeit 2 werden die Bits der Information I Spalte £, Reihe R. Da in der Position 2 des Operanden 2 und des Komplements der Information 2 addiert, wie kein Bit vorhanden ist, ergibt die Addition des Bits es in Zeile 1 und 2 der Reihe U Spalte A gezeiat ist. von Operand 1 in Position 2 und des Übertrages aus Es ergibt sich ein Übertrag Dieser Übertrat wird zu der Addition in Position 1 bei der Addition einen so dem Bit des Operanden 1 und dem Komplement des Übertrag, der dann zu dem Bit des Operanden 2 mPosi- Operanden 2 in Position 4 addiert und hat ein Bit tion 4 addiert wird. Der Operand 1 hat wiederum und einen Übertrag zur Folge Der Übertrae aus der kein Bit in der Position 2, jedoch der Operand 2. Es Position 4 wird in die Position 8 verzögert "
ergibt sich ein Übertrag, der in die Position 8 verzögert Das nicht korrigierte Resultat der Addition von wird, wie es der Pfeil anzeigt. 55 Operand 1 und dem Komplement des Operanden 2 Der Bit-Übertrag in der Position 8 hat das Resultat 8 des ersten Zeichens hat den Wert 14 Das nicht zur Folge, welches ein unkorngiertes Resultat ist. Es korrigierte Resultat wird in den Zonentei'l des zweiten muß nun bestimmt werden, ob das nicht korngierte Zeichens, Spalte B Zeile L Reihe V verzögert Die Resultat das richtige ist. Dieses ergibt sich aus der Korrekturzahl Kl 'mit dem Wert 10 ist in Zeile 3, Addition der Korrekturzahl Kl₁ die m der Zeile 3, 60 Reihe K, Spalte B, gezeigt und wird auf das nicht Reihe 5, Spalte F, angegeben ist. Die Addition des korrigierte Resultat addiert. Diese Addition hat nornicht korngierten Resultates zur Korrekturzahl Kl male Bit-Überträge in den Positionen D und P zur ergibt den Wert 14 Zeile 1, Reihe Γ, 3 Bits in den Folge das Resultat in der Position 0 ist ein Bit und Positionen B, P, O. Das korngierte Resultat hat keinen ein Übertrag. Dieser Übertrae wird nur für Steuer-Übertrag, das nich; korrigierte Resultat in Zeile I, 6₅ zwecke verwendet. Das korrigierte Resultat hat den Reihe S₁ Spalte £, ist das richtige Resultat Wert 8. Wegen des Übertrages in der Position 0 ist

Die vierte Addition, in der der Operand 1 als auch das korrigierte Resultat das richtige

der Operand 2 den Wert 0 haben, ergibt kein Bit und I_n der Spalte C, Zeile 1 bis 3 Reihe U und Zeile 1

23 ' 24

und 2, Reihe V, ist die Addition des zweiten Zeichens Position, O welcher anzeigt, daß dieses Resultat mi

des Operanden 1 und des Komplementes des Operan- dem Wert 6 das richtige ist.

den 2 gezeigt. Das Resultat hat den Wert 3 und einen In der Spalte E ist gezeigt, wie die dritten Zeicher

Übertrag in der Position 8. Wegen dieses Übertrages des Operanden 2 und des Komplementes des Operan

ist das nicht korrigierte Resultat zu verwenden und 5 den 1 addiert werden. Das Ergebnis lautet: Ein Bii

durch die Umrandung in Zeile 1, Reihe V, Positionen 1 in der Position 1 und ein Übertrag in der Position 8

bis 8, Spalte C, gekennzeichnet. Das Übertrag-Bit welcher kennzeichnet, daß dieses das richtige Resultai

wird während der nächsten Zeichenzeit in der Position 1 ist. Der Übertragsimpuls wird in die Position 1

der Spalte bei der Addition berücksichtigt. Eine Spalte C, Reihe X, Zeile 3, verzögert. Aus dem an-

Korrekturaddition ist zwar nicht notwendig, sie ist io schließend durchgeführten Korrekturvorgang ergibt

jedoch zur Vereinfachung der Steuerung der Rechen- sich das Resultat Null mit einem Übertrag in dei

anordnung berücksichtigt. Die Korrekturzahl Kl wird Position 8, so daß der Wert Null das richtige Resultat

während des Zonenteiles des Zeichens auf das richtige ist.

Resultat addiert. Die F i g. 10 zeigt die drei Operationen, welche

Die dritten Zeichen in den Positionen 1, 2, 4, 8 in 15 durch die erste Ausführung der Rechenschaltung,

der Spalte E sind mit einem nicht korrigierten Resultat unabhängig von den Instruktionen, durchgeführt

von 14 ohne Übertrag verbunden. Dieses Resultat werden. Die Steuereinheit bestimmt dabei, welches

ist deshalb durch die Zahl Kl in der Spalte F und den Resultat benötigt wird. In jedem Fall schließt die

Positionen A, B, P, O zu korrigieren. Das Resultat Steuereinheit das Resultat der zweiten Operation

der Korrektur hat den Wert 8 und besitzt einen Über- 20 Operand 1 minus Operand 2 aus, weil dieses Resultai

trag in der Position 0, der nur für Steuerzwecke ver- negativ ist und durch das Resultat der dritten Opera-

wendet wird. Das vierte Zeichen der Operanden 1 und 2 tion Operand 2 minus Operand 1 ersetzt wird. Die

hat den Wert Null. Das Komplement der Information?. zweite Funktion der Steuereinheit besteht darin, das

zu 15 besteht aus den 4 Bits 1, 2, 4, 8 in der Spalte G, Vorzeichen des gewünschten Resultates zu bestimmen.

Zeile2, Reihe U. Das Resultat muß daher korrigiert 25 Die Fig. 11 ist ein Blockschaltbild einer zweiten

werden. Ausführung der Rechenschaltung, welche in dem

Die Addition der Korrekturzahl Kl zum Resultat Datenverarbeitungssystem der Erfindung verwendet aus dem numerischen Teil des numerischen Zeichens werden kann. Das in der F i g. 11 gezeigte System ergibt e>n Bit in der Position A und ein Bit in der kann in Rechenanordnungen mit mehr als sechs verPosition O sowie einen Übertrag in der Position O. 30 schachtelten Kanälen verwendet werden. Die Rechen-Aus diesem Übertrag ergibt sich, daß das Resultat schaltung der F i g. 11 ist der in der F i g. 7 gezeigten ein negatives Vorzeichen zu bekommen hat, da der sehr ähnlich. Im Gegensatz zu der in der F i g. 7 ge-Wert des Operanden 2 höher ist als jener des Operan- zeigten Anordnung erfolgt die Korrektur der unden 1. Die Bits, welche in der Spalte B, Reihe W. korrigierten Resultate jedoch nicht im Zonenteil der Zeile 1, und in denselben Positionen der Spalten F 36 gleichen Zeichenzeit, sondern wird während der und H, weiche umrandet sind, sowie die umrandeten gleichen ernten Hälfte der Zeichenzeit jedoch in einem Bits der Spalte C, Zeile 1, Reihe V, stellen ein Resultat anderen Kanal durchgeführt. Somit stehen das korridar, welches zur weiteren Verwendung komplementiert gierte Resultat und das unkorrigierte Resultat bereits werden müßte. Da jedoch die Rechenanordnung am Ende des numerischen Teiles der Zeichenzeit zur auch die Subtraktion Operand 2 minus Operand 1 40 Verfugung. Die Bits der Zeichenresultate werden in durchführt, wird dieses negative Resultat nicht be- einem Speicher von der Länge einer halben Zeichenzeit nötigt. gespeichert, bis festgestellt ist, welches der beiden

DTe Spalte A, Reihe A', zeigt die Addition des Korn- Resultate zu verwenden ist. Das selektierte Resultat

plementes des Operanden 1 zum Operanden 2 in Bit- wird dann in einem Feldspeicher abgestellt, bis alle

Position 1. Die Addition des Vortrags-Bits und des 45 Resultate der durchgeführten Operation vorhanden

Bits des Operanden 2 ergibt einen Übertrag in die die sind. Die Steuereinheit selektiert sodann das zu der

Position 2. In der Position 2 befindet sich kein Bit. gewünschten Operation gehörende richtige Resultat

so daß lediglich der Übertrag als Resultat erscheint. in der gleichen Weise wie in der Rechenschaltung,

In der Position 4 befindet sich ebenfalls kein Bit, welche in der F i g. 7 gezeigt ist.

es ergibt sich das Ergebnis Null und kein Übertrag. 5° Das Arbeiten der Schaltung stimmt mit der bereits In Jer Position 8 befinden sich wiederum 2 Bits, wor- erläuterten Rechenschallung der F i g. 7 sowie deren aus sich ein Übertrag ergibt, der als Zeichenübertrag Steuereinheit bis auf folgende Abweichungen überein, bei der Addition im" numerischen Teil des folgenden Die ersten Resultate der drei automatisch durchZeichens berücksichtigt wird. Wegen dieses Zeichen- geführten Operationen werden nicht in den Zonenteil Übertrags ist das gefundene Resultat bereits das 55 der gleichen Zeichenzeit verzögert, bevor sie wieder richtiger Der automatisch durchgeführte Korrektur- dem Eingang des Addierwerkes zugeführt werden. In vorgab" ergibt ein falsches Resultat, welches nicht der in Fig. 11 gezeigten Anordnung werden die in berücksichtigt wird. den Kanälen 1, 2. 3 durchgeführten Operationen in der

In der Spalte C wird das zweite Zeichen des Ope- gleichen Weise durchgeführt wie in der Schaltung der

randen : zum Komplement des zweiten Zeichens des 60 F i g. 7, doch werden die Ergebnisse dieser Operationen

Informanden 1 und dem Zeichenübenrag aus dem anschließend in die Kanäle 4, 5 und 6 überführt, was

vorhergehenden Prozeß addiert. Das Ergebnis besteht durch die Verzögerungsleitung 3321 erfolgt. Das un-

aus Bit-Überträgen in den Positionen 1 und 2 und korrigierte Bit-Resultat wird während der Zeit in der

Bits in den Positionen 4 und 8. Die Bits aus diesen Verzögerungsleitung 3317 gespeichert. Am Ende der

Positionen 4 und S werden in die Position P und O 65 ersten Hälfte der Zeichenzeit ermittelt die Steuereinheit

verzögert und dem Korrekturvorgang unterworfen. in bekannter Weise, welche der Resultate verwendungs-

Das korrigierte Resultat lautet: Je ein Bit in den fähig sind, und überführt die Zeichenresultate in die

Positionen" B, P und O sowie ein Übertrag in der Verzögerungsleitung 3371, welche hier als Speicher

verwendet wird. Falls in dem System mehr als neun Kanäle vorhanden sind, können die drei möglichen richtigen Resultate in den Kanalüberführungsschaltungen 3365« bis 3365 c in die Kanäle 7, 8, 9 übergeführt werden, wo sie dann ebenso angeordnet sind wie in der Rechenbchaltung der F i g. 7, nur daß die Resultate dort in den Kanälen 1, 2 und 3 standen.

Die F i g. 12 zeigt die Steuereinheit, welche zu der in F i g. 11 gezeigten Rechenschaltung gehört. Die in der F i g. 12 gezeigte Steuereinheit enthält die gleichen Steuerkreise zum Umsetzen der Programm-Instruktion in eine neue Instruktion in Abhängigkeit von den Vorzeichen der beiden verarbeiteten Operanden 1 und 2.

Hierzu 4 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Verfahren zur fortlaufenden Addition bzw. Subtraktion zweier nach Vorzeichen und Betrag getrennt dargestellter Operanden A und B mittels einer Recheneinrichtung in einem einzigen Vorgang in gleicher Darstellung, wobei das Ergebnis sofort nach dem Einlaufen der letzten Operanden-Ziffernstelle zur Verfügung steht, gekennzeichnet durch folgende Schritte: