DE102007063234A1 - Schnellere Speicherorganisation - Google Patents

Abstract

Mit diesem Patent wird gezeigt, wie mit einer Steuer-Organisation die bereits sehr hohe Speichergeschwindigkeit gegenüber einem gemeinsamen Speicher verdoppelt, verdreifacht, vervierfacht oder noch weiter erhöht werden kann. Dennoch kann jetzt die enge Toleranz des typischen Speicherkondensators erweitert werden. Diese sehr schnelle Steuer-Organisation kann einwandfrei eine beliebig große Wortlänge auf zwei, drei, vier ... Speichergruppen übertragen, die intern mit einer langsameren Taktfrequenz arbeiten dürfen. Der mit diesem Patent beschleunigte Schreib- und Lesezyklus hilft, die Arbeitsleistung der Computer zu erhöhen oder das Rauschen digitaler Fernsehkameras zu reduzieren.

Description

• Allgemeine Bemerkungen
• Chips und andere Datenträger (CDs, DVDs, Festplatten, Magnetband usw.) sollen immer einen schnelleren Datenzugriff erhalten. Deshalb werden im Speicherchip und in anderen Datenträgern immer kürzere Zugriffszeiten verlangt. Dies wurde seit Jahrzehnten dadurch erreicht, daß geometrische Abmessungen deutlich verkleinert werden. Nachteilig war, daß die Abmessungen der Verbindungsleitungen, der Kondensatoren, die Transistoren, die magnetischen Aufzeichnungsspuren usw. immer geringer und störanfälliger werden.
• Bei Speicherschaltungen mit wahlfreiem Zugriff erfolgt die Auswahl jeder zu speichernden Information durch das Anlegen einer Adresse in beliebiger Reihenfolge. Im Schreib-Lesespeicher RAM (Randon Access Memory)" können Daten in beliebiger Reihenfolge aufgezeichnet oder gelesen werden. Bei einer magnetischen Aufzeichnung muß der gewünschte Datenbereich (Spurnummer, Abschnitt) mit Hilfe eines Lesekopfes gesucht und mit einem etwa äquivalenten Schreibkopf aufgezeichnet werden. Festwertspeicher (ROM, Read Only Memory) bekommen ihren Inhalt oft bereits beim Entwurf des Layouts.
• Die Speicherzellen der Chips werden in einer bekannten statischen oder dynamischen Technik ausgeführt. Als Muster wird die Organisation eines Speicherchips mit wahlfreiem Zugriff in Bild 1 dargestellt.

  Die Speicherorganisation setzt sich zusammen aus:	Wortdekodierer,
  	Datendekodierer,
  	Speichermatrix und
  	Schreib-/Leseschaltung.

• Die Aufteilung der Adressierung in einem Wortdekodierer und einem Datendekodierer erfolgt, um eine möglichst quadratische Speichermatrix mit einer einfachen x-y-Adressierungslogik zu erreichen (Bild 1). Zum Adressieren beim Lesen oder Schreiben der Speicherzelle wird in Bild 2 die Wortleitung Wltg an die Versorgungs-Spannung U_DD gelegt. Die beiden Koppeltransistoren veranlassen die Durchschaltung. Zum Schreiben einer 1 wird die Bit-Leitung Bltg nach Masse geschaltet.
• Bei einer üblichen 1-Transistor-Zelle (Bild 4) wird auf das zerstörungsfreie Lesen verzichtet. Schreiben oder Lesen erfolgt nur mit einem Transistor T1 und einem Kondensator C. Zum Schreiben einer 1 wird Transistor T1 auf der Wortleitung in den leitenden Zustand versetzt. Die Speicher C wird einfach über die Bitleitung Bltg aufgeladen. Beim Lesezyklus findet über den durchgeschalteten Transistor T1 ein Ladungsausgleich zwischen dem Speicherkondensator C und der parasitären Kapazität C_Ltg der Bitleitung statt. Um eine 1 abzuspeichern, wurde der Speicher C mit der Betriebsspannung aufgeladen. Infolge der Spannungsänderung für die Informationen 0 oder 1 wird das Potential von einem Leseverstärker ausgewertet. Natürlich muß nach jedem Lesezyklus bzw. nach etwa einer Millisekunde die im Kondensator C geladene Spannung erneut eingeschrieben werden. Je ein Dekodierer wird zur Auswahl von 2^x Wortleitungen und für 2^y Bitleitungen ausgerüstet werden. Ein Leseverstärker übernimmt den kleinen Signalhub (einige 100 mV) von den Bitleitungen. Ein optimierter Leseverstärker wird als Differenzverstärker dimensioniert.
• Der Refreshzyklus für ein RAM erfolgt nach rund einer Millisekunde.
• Bild 1 zeigt ein Speicherprinzip mit 4 Transistoren.
• Um den Zugriff zum Datenspeicher zu beschleunigen werden 2, 3, 4 oder n Datenbereiche organisiert (Bild 6).
• Von der Datenadresse wird der zentrale Informationsverteiler aktiviert. Aktiviert werden gleichzeitig die Steuerungen der Schreib-Leseschaltung A und die beiden Dekodierer A. Auf diese Weise wird das Datenwort (Beispielsweise 1, 2, 4, 8, 16, 32, 64, 128, 256, 512 ... Bit) in den ausgewählten Bereich des Arbeitsspeichers A optimiert eingegeben.
• Für das nächste Datenwort (Beispielsweise 1, 2, 4, 8, 16, 32, 64, 128, 256, 512 ... Bit) werden durch den sofort betriebsbereiten Informationsverteiler gleichzeitig die Steuerungen der Schreib-Leseschaltung B und die beiden Dekodierer B aktiviert. Auf diese Weise werden die Daten in den dargestellten Arbeitsspeicher-Bereich B eingegeben.
• Je nach der vorhandenen Zahl der Speicherbereiche (A, B, C, D usw.) werden diese vom schellen Informationsverteiler der Reihe nach aktiviert. Oft genügen die zwei Speicherbereiche A und B, um jeweils eine kürzere Schreib- oder Lesedauerdauer zu gewährleisten.
• Mit dem dargestellten neuen Informationsverteiler muß die gewünschte schnellere Zugriffszeit zum Speicher-Teil angestrebt werden.
• Da beispielsweise bei einer digitalen Kamera mit sehr vielen Pixeln innerhalb 1/1000. Sekunde das aufgenommene Photo komplett abgespeichert werden muß, ist eine sehr schnelle Informationsverteilung für alle Pixel den existierenden Speichergruppen A, B, C, D, usw. fest zuzuordnen. Es ist bereits vorteilhaft, wenn mit zwei Speichergruppen je eine Bildhälfte übernommen wird. Vorteilhafter ist es, das zu speichernde Photo in mehrere Bildteile zu zerlegen und sie mit dem jeweils fest zugeteilten Informationsverteiler gleichzeitig und parallel zu übernehmen.
• Da bei der Nutzung von mehreren Datenbereichen die Information abschnittsweise verteilt wird, kann sogar die thermische Belastung geometrisch optimiert werden.
• Werden nur zwei Datenwörter (Beispielsweise 1, 2, 4, 8, 16, 32, 64, 128, 256, 512 ... Bit) aufgezeichnet, bleiben die ggf. vorhandenen Speicherbereich C, D, E ... unbelegt. Es ist nicht notwendig, die nicht benötigten Bereiche zu füllen. Die notwendigen Adressbereiche waren auch bisher immer im Speichersystem bekannt.
• ZITATE ENTHALTEN IN DER BESCHREIBUNG
• Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
• Zitierte Nicht-Patentliteratur
• - Prof. Hans-Ulrich Post: Entwurf und technologie hochintegrierter Schaltungen. Verlag Teubner, 247 Seiten. [0002]

Claims (9)

1. Unterteilung des Datenbereichs in zwei, drei, vier ... Sektoren.
2. Verbesserung durch zwei Datenbereiche A und B. Bereits mit zwei Datenbereichen kann die Schreib- und Lesegeschwindigkeit fast verdoppelt werden.
3. Dekodierer und Schreib-/Leseschaltung für jeden Datenbereich.
4. Festplattenspeicher (magnetische Speicher) werden zur Positionierung mit zwei, drei oder mehreren Armen ausgestattet. Jeder Arm übernimmt jeweils einen Teil des Informationsblockes. Mit zwei Armen kann bereits die Schreib- und Lesegeschwindigkeit fast verdoppelt werden.
5. Ein Festplattenspeicher kann seine Arme auf zwei, drei, vier, fünf, sechs .... Speicherspuren begrenzen um eine möglichst hohe Aufzeichnungsgeschwindigkeit zu garantieren.
6. Zusammensetzung eines Informationsblocks in Zwischenspeicher – beispielsweise durch Speicher-Register.
7. Jeweils ein, zwei, drei, vier ... Datenbereiche können in einem Chip gespeichert werden.
8. Eine falsche Reihenfolge bei der Nutzung der Datenbereiche ist zu vermeiden. Der Beginn (Reset) sollte möglichst immer mit dem Datenbereich A eröffnet werden. Ein Zähler kann gleichzeitig die richtige Reihenfolge der Nummer der vorhandenen Datenbereiche kontrollieren.
9. Für einen neuen Datenblock soll das erste Wort (Beispielsweise 1, 2, 4, 8, 16, 32, 64, 128, 256, 512 ... Bit) möglichst im Speicherbereich A gelesen oder aufgezeichnet werden.