DE10218272A1 - Programmierbarer Festwertspeicher, Speicherzelle hierfür und zugehöriges Verfahren zum Schreiben/Lesen von Daten - Google Patents

Abstract

Die Erfindung bezieht sich auf eine programmierbare Speicherzelle mit einer Wortleitung (WL0 bis WL 3), einer Bitleitung (BL0, BL1), einer virtuellen Masseleitung (VG0, VG1, VG2) und einem Zellentransistor (M1 bis M16), auf einen programmierbaren Festwertspeicher (ROM) mit mehreren derartigen programmierbaren Speicherzellen sowie auf zugehörige Verfahren zum Schreiben und Lesen binärer Daten. DOLLAR A Erfindungsgemäß ist die jeweilige virtuelle Masseleitung selektiv mit Masse in Reaktion auf ein Steuersignal verbunden. Der Zellentransistor ist mit einer Gate-Elektrode an eine der Wortleitungen angeschlossen, weist eine erste und eine mit einer jeweiligen Bitleitung verbundene zweite Elektrode auf und wird durch selektives Verbinden der ersten Elektrode mit einer jeweiligen virtuellen Masseleitung auf einen vorgegebenen Logikpegel programmiert. Zum Schreiben wird die zweite Elektrode selektiv mit der jeweiligen virtuellen Masseleitung abhängig vom zu schreibenden binären Datenwert verbunden. Zum Lesen wird die jeweilige Bitleitung vorgeladen, deren elektrisches Potential dann abhängig davon, ob die zweite Elektrode mit der jeweiligen virtuellen Masseleitung verbunden ist oder nicht, entladen oder aufrechterhalten und abhängig davon ein binärer Datenwert gelesen. DOLLAR A Verwendung z. B. für Masken-ROM hoher Betriebsgeschwindigkeit.

Description

Die Erfindung bezieht sich auf einen programmierbaren Festwertspei­ cher (ROM), eine programmierbare Speicherzelle hierfür und auf ein zu­ gehöriges Verfahren zum Schreiben/Lesen binärer Daten.

Ein sogenannter Masken-ROM ist ein Halbleiterspeicherbauelement, mit dem ein Nutzer im voraus Daten, die benötigt werden, auf dem Spei­ cherbauelement in einem Herstellungsprozess derart codiert, dass die codierten Daten später wiederholt gelesen werden können. Hierbei wer­ den durch eingebettete Diffusion programmierbare ROM und durch ein­ gebettetes Metall programmierbare ROM unterschieden. Beim durch eingebettete Diffusion programmierbaren ROM wird ein ROM-Daten­ code in einem Diffusionsprozess während der Fertigungsprozesse fest­ gelegt, während beim durch eingebettetes Metall programmierbaren ROM ein ROM-Datencode in einem Metall-Fertigungsprozess während des Herstellungsprozesses festgelegt wird.

Als weitere, mit dem durch eingebettetes Metall programmierbaren ROM nah verwandte Typen sind der durch eingebetteten Kontakt program­ mierbare ROM und der durch eingebetteten Durchkontakt programmier­ bare ROM bekannt. Beim durch eingebetteten Kontakt programmierba­ ren ROM wird ein ROM-Datencode in einem Kontakt-Herstellungs­ prozess während der Fertigungsprozesse festgelegt, beim durch einge­ betteten Kontakt programmierbaren ROM wird hingegen ein ROM- Datencode in einem Durchkontakt-Herstellungsprozess während der Herstellungsprozesse festgelegt.

Im allgemeinen wird der durch eingebettete Diffusion programmierbare ROM dem durch eingebettetes Metall programmierbaren ROM vorgezo­ gen, hauptsächlich weil sein Integrationsgrad um etwa 25% höher sein kann. Der durch eingebettete Diffusion programmierbare ROM weist je­ doch eine größere Zeitdauer ab dem Zeitpunkt, zu dem Daten von ei­ nem Nutzer empfangen werden, bis zu dem Zeitpunkt auf, zu dem ein vollständiges Produkt hergestellt ist, d. h. die Turn-around-Dauer des durch eingebettete Diffusion programmierbaren ROM ist länger als die­ jenige des durch eingebettetes Metall programmierbaren ROM. Dank technologischer Fortschritte bei der Halbleiterfertigung konnte in jünge­ rer Zeit der Integrationsgrad des durch eingebettetes Metall oder einge­ betteten Durchkontakt programmierbaren ROM beträchtlich gesteigert werden, und die Bedeutung des durch eingebettetes Metall oder einge­ betteten Durchkontakt programmierbaren ROM, das hinsichtlich der Zeitdauer bis zur Markteinführung vorteilhaft ist, hat zugenommen.

Fig. 1 zeigt im Blockschaltbild die Zellenfeldstruktur eines herkömmli­ chen, durch Metall programmierbaren ROM. Dabei zeigt Fig. 1 beispiel­ haft eine 4×4-Bitzellenfeldstruktur mit zwei Bitleitungen BL0 und BL1, drei virtuellen Masseleitungen VG0, VG1, VG2, vier Wortleitungen WL0 bis WL3 und sechzehn Zellentransistoren M1 bis M16. Eine virtuelle Masseleitung ist hierbei eine Leitung, die durch ein jeweiliges, nicht ge­ zeigtes Schaltelement selektiv mit Masse verbunden werden kann. Des weiteren sind Kondensatoren C1 bis C4 in Fig. 1 dargestellt, die keine wirklichen Schaltkreisbauelemente, sondern Kopplungskapazitäten zwi­ schen Leitungen repräsentieren. C5 bezeichnet eine Gesamtkapazität der Bitleitung BL0, während C6 eine Gesamtkapazität der Bitleitung BL1 bezeichnet.

Wie aus Fig. 1 ersichtlich, ist die Gate-Elektrode jedes der 16 Zellen­ transistoren M1 bis M16 mit einer Wortleitung verbunden, und deren Source-Elektroden sind jeweils mit einer virtuellen Masseleitung ver­ bunden. Die Drain-Elektroden jedes dieser Transistoren M1 bis M16 kann selektiv mit einer Bitleitung elektrisch verbunden werden, um den Zellentransistor zu programmieren. Speziell wird durch elektrisches Ver­ binden der Drain-Elektrode eines jeweiligen Zellentransistors M1 bis M16 mit einer Bitleitung dieser Zellentransistor auf eine logische "0" pro­ grammiert, während er auf eine logische "1" programmiert wird, wenn die Drain-Elektrode potentialfrei, d. h. potentialschwebend oder floatend, gehalten wird. Die Geschwindigkeit des programmierbaren ROM hängt hierbei von der Gesamtkapazität ab, mit der eine Bitleitung belastet ist. Die Gesamtkapazität, die eine Bitleitung belastet, bestimmt ein Zeitinter­ vall ab dem Zeitpunkt, zu dem eine Bitleitung vorgeladen ist, bis zu ei­ nem Zeitpunkt, zu dem die Bitleitung entladen ist. Dementsprechend verringert sich die Gesamtbetriebsgeschwindigkeit des ROM, wenn die Gesamtkapazität erhöht wird.

Des weiteren ist das Verhältnis der Kopplungskapazität zwischen einer Bitleitung und einer benachbarten Leitung zur Gesamtkapazität der Bit­ leitung ein wesentlicher Faktor bei der Bewertung eines programmierba­ ren ROM. Wenn das Verhältnis zu hoch ist, beeinflusst ein Pegelwech­ sel in der benachbarten Leitung die Bitleitung, wodurch die Gefahr be­ steht, dass die Bitleitung, die vorgeladen ist, nicht in der Lage ist, den vorgeladenen Zustand beizubehalten, was zu einem fehlerhaften Lesen von ROM-Daten führen kann. Um diesen Fehler zu vermeiden, wird das Verhältnis der Kopplungskapazität zwischen der Bitleitung und einer be­ nachbarten Leitung zur Gesamtkapazität der Bitleitung klein gemacht. Zu diesem Zweck sollte die Gesamtkapazität, mit der eine Bitleitung be­ lastet wird, erhöht werden, dies verursacht jedoch eine Verringerung der Geschwindigkeit.

Beim programmierbaren ROM von Fig. 1 werden Zellen, die mit der Bit­ leitung BL0 verbunden sind, auf "0" programmiert, und Zellen, die mit der Bitleitung BL1 verbunden sind, werden auf "1" programmiert. Die Gesamtkapazität C5, mit der die Bitleitung BL0 belastet ist, bildet hierbei den maximalen Wert, die Gesamtkapazität C6, mit der die Bitleitung BL1 belastet ist, bildet den minimalen Wert, und die Betriebsgeschwindigkeit des programmierbaren ROM ist durch die Bitleitung BL0 bestimmt.

Die Faktoren, welche die Kapazität der Bitleitung BL0 beeinflussen, sind hierbei die Kapazität durch die Bitleitungslänge, die Kapazität durch die Programmier-Metallleitung 28, die Kapazität durch einen mit der Bitlei­ tung verbundenen Kontakt CNT1 und die Kapazität durch die mit der Bitleitung verbundenen Transistoren M1 bis M8. Die Gesamtkapazität C5 der Bitleitung BL0 besitzt aufgrund des Einflusses dieser Kapazitäten einen sehr hohen Wert, und die Geschwindigkeit des programmierbaren ROM ist dementsprechend reduziert. Mit geringer werdendem Verhältnis der Kopplungskapazität zwischen der Bitleitung BL0 und der benachbar­ ten Leitung VG0 oder VG1 zur Gesamtkapazität der Bitleitung BL0 (= C1/C5 oder C2/C5) kann jedoch das fehlerhafte Lesen von ROM- Daten aufgrund einer Kopplungskapazität mit einer benachbarten Lei­ tung verhindert werden.

Da der einzige Faktor, der die Kapazität der Bitleitung BL1 beeinflusst, die Kapazität durch die Bitleitungslänge ist, hat die Gesamtkapazität C6 der Bitleitung BL1 einen viel kleineren Wert als C5. Mit größer werden­ dem Verhältnis der Kopplungskapazität zwischen der Bitleitung BL1 und der benachbarten Leitung VG1 oder VG2 zur Gesamtkapazität der Bitlei­ tung BL1 (= C3/C6 oder C4/C6) kann daher ein fehlerhaftes Lesen von ROM-Daten von Zellen, die mit der Bitleitung BL1 verbunden sind, auf­ grund einer Kopplungskapazität auftreten. Daher sollte, um das fehler­ hafte Lesen von ROM-Daten aufgrund einer Kopplungskapazität zu ver­ hindern, beim Lesen von ROM-Daten die Betriebsgeschwindigkeit eines Abtastverstärkers verringert werden, oder die Vorlade- und Entladezeit sollte geeignet angepasst werden, um eine Wechselwirkung zu vermei­ den, beides verursacht jedoch eine Verringerung der Geschwindigkeit des ROM.

Der Erfindung liegt als technisches Problem die Bereitstellung eines programmierbaren ROM, einer programmierbaren Speicherzelle hierfür sowie eines zugehörigen Verfahrens zum Schreiben/Lesen von Daten zugrunde, die einen zuverlässigen Betrieb mit hoher Geschwindigkeit ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung einer pro­ grammierbaren Speicherzelle mit den Merkmalen des Anspruchs 1, ei­ nes programmierbaren ROM mit den Merkmalen des Anspruchs 7, eines Verfahrens zum Schreiben binärer Daten auf einen Zellentransistor in einem programmierbaren ROM mit den Merkmalen des Anspruchs 14 und eines Verfahrens zum Lesen binärer Daten, die in einem Zellentran­ sistor eines programmierbaren ROM gespeichert sind, mit den Merkma­ len des Anspruchs 19.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin­ dung sowie das zu deren besserem Verständnis oben erläuterte, her­ kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Blockschaltbild der Zellenfeldstruktur eines herkömmlichen, durch Metall programmierbaren ROM,

Fig. 2 ein Blockschaltbild einer Zellenfeldstruktur eines programmier­ baren ROM hoher Geschwindigkeit gemäß der Erfindung,

Fig. 3 eine Schnittansicht eines horizontalen Abschnitts eines von mehreren in Fig. 2 gezeigten Zellentransistoren,

Fig. 4 ein Blockschaltbild eines programmierbaren ROM-Systems gemäß der Erfindung,

Fig. 5 ein Zeitdiagramm von den Betrieb der Schaltung gemäß Fig. 4 steuernden Signalen und

Fig. 6 ein Flussdiagramm zur Veranschaulichung eines Verfahrens zum Lesen von Daten im programmierbaren ROM-System von Fig. 4.

Fig. 2 zeigt im Schaltbild eine vorteilhafte Realisierung einer Zellenfeld­ struktur eines programmierbaren ROM hoher Geschwindigkeit gemäß der Erfindung. Beispielhaft ist in Fig. 2 eine 4×4-Bitzellenfeldstruktur mit zwei Bitleitungen BL0 und BL1, drei virtuellen Masseleitungen VG0, VG1, VG2, vier Wortleitungen WL0 bis WL3 und sechzehn NMOS- Transistoren M1 bis M16 dargestellt. Des weiteren sind Kondensatoren C20 bis C23 gezeigt, die keine tatsächlichen Schaltungselemente, son­ dern Kopplungskapazitäten zwischen Leitungen repräsentieren. Außer­ dem ist mit C24 eine Gesamtkapazität, mit der Bitleitung BL0 belastet ist, und mit C25 eine Gesamtkapazität bezeichnet, mit der die Bitleitung BL1 belastet ist. Lediglich als Beispiel ist in Fig. 2 ein mittels Durchkon­ takt programmierbarer ROM gezeigt, bei dem das Programmieren der ROM-Daten in einem Durchkontakt-Herstellungsprozess erfolgt.

Wie aus Fig. 2 ersichtlich, ist die Drain-Elektrode jedes der Zellentransis­ toren M1 bis M8 mit der Bitleitung BL0 verbunden, während die Drain- Elektrode jedes der Zellentransistoren M9 und M10 mit der Bitleitung BL1 verbunden ist. Bei der in Fig. 2 gezeigten Struktur teilen sich jeweils vier horizontal und vertikal benachbarte Zellentransistoren M1 und M4 sowie M5 bis M8 die angrenzende Bitleitung BL0. In gleicher Weise tei­ len sich die horizontal und vertikal benachbarten, an die Bitleitung BL1 angrenzenden, jeweiligen vier Zellentransistoren M9 bis M12 und M13 bis M16 diese Bitleitung BL1.

Lediglich zur einfacheren Erläuterung sei angenommen, dass die Zel­ lentransistoren M1 bis M8 auf "0" und die Zellentransistoren M9 bis M16 auf "1" programmiert sind. Zum Programmieren der Zellentransistoren M1 bis M8 auf "0" ist deren jeweilige Source-Elektrode mit einer der vir­ tuellen Masseleitungen VG0, VG1 verbunden. Analog wird zum Pro­ grammieren der Zellentransistoren M9 bis M16 auf "1" deren jeweilige Source-Elektrode in einem floatenden, d. h. potentialfreien Zustand gehalten, in der sie mit keiner der virtuellen Masseleitungen VG1, VG2 verbunden ist. Ein ausgefülltes Viereck repräsentiert in Fig. 2 einen Zu­ stand, bei dem der Zellentransistor mit einer virtuelllen Masseleitung o­ der einer Bitleitung elektrisch verbunden ist, während ein hohles Viereck einen Zustand repräsentiert, in welchem der Zellentransistor an der betreffenden Stelle nicht verbunden ist.

Da somit ROM-Daten in einen Zellentransistor abhängig davon pro­ grammiert werden, ob die Source-Elektrode desselben mit einer virtuel­ len Masseleitung verbunden ist oder nicht, haben die Gesamtkapazitä­ ten C24 und C25 der Bitleitungen BL0 und BL1 denselben Wert unab­ hängig davon, ob ein Zellentransistor auf "0" oder "1" programmiert ist.

Hingegen kann die Kapazität der virtuellen Masseleitung von den pro­ grammierten Daten abhängen. Da jedoch die jeweilige virtuelle Masse­ leitung ein Signal trägt, das einen vollen Hub von einem hohen zu einem niedrigen Logikpegel und umgekehrt ausführt, im Gegensatz zu einer Bitleitung, die einen kleinen Hub ausführt, spielt es für die Betriebsge­ schwindigkeit des ROM keine große Rolle, ob die Leitungskapazität groß oder klein ist.

Die Faktoren, welche die Gesamtkapazitäten C24 und C25 der Bitleitun­ gen BL0 und BL1 beeinflussen, sind die Kapazität durch die Bitleitungs­ länge, die Kapazität durch Kontakte CNT zur Verbindung mit der jeweili­ gen Bitleitung BL0, BL1 und die Kapazität durch die mit der Bitleitung verbundenen Transistoren. Verglichen mit den Gesamtkapazitäten C5 und C6 der Bitleitungen BL0 und BL1 von Fig. 1 werden die Kapazitäten C24 und C25 beide nicht durch die Kapazität von programmierendem Metall beeinflusst und sind daher kleiner als C5. Aufgrund des Einflus­ ses der Kapazität durch die Kontakte CNT zum Verbinden mit der Bitlei­ tung und der Kapazität durch die mit der Bitleitung verbundenen Transis­ toren ist jede der Kapazitäten C24 und C25 größer als C6. Die Tatsa­ che, dass C24 kleiner als C5 ist, bedeutet hierbei, dass die Geschwin­ digkeit zum Entladen der Bitleitung für C24 höher ist als für C5. Da au­ ßerdem die Kapazität C25 größer als C6 ist, wird das Verhältnis der Kopplungskapazität mit einer Nachbarleitung kleiner, so dass das feh­ lerhafte Lesen von in einem Zellentransistor programmierten Daten auf­ grund Wechselwirkung mit der Nachbarleitung verringert werden kann.

Der erfindungsgemäße programmierbare ROM, der die Source-Elektro­ de eines Zellentransistors selektiv in Abhängigkeit von ROM-Daten mit einer virtuellen Masseleitung verbindet, kann folglich die Betriebsge­ schwindigkeit gegenüber dem herkömmlichen programmierbaren ROM erhöhen, der die Source-Elektrode eines Zellentransistors selektiv mit einer Bitleitung verbindet. Dies minimiert das fehlerhafte Lesen pro­ grammierter Daten.

Zwecks einfacher Erläuterung sei angenommen, dass es sich bei dem programmierbaren ROM von Fig. 2 um einen mittels Durchkontakt pro­ grammierbaren ROM handelt, bei dem das Programmieren der ROM- Daten in einem Durchkontakt-Herstellungsprozess erfolgt. Es versteht sich jedoch, dass die Erfindung auf einen mittels Kontakt programmier­ baren ROM und einen mittels Metall programmierbaren ROM in gleicher Weise anwendbar ist.

Fig. 3 veranschaulicht in einer Schnittdarstellung einen horizontalen Ab­ schnitt eines beliebigen Zellentransistors von Fig. 2 sowie den Abschnitt einer virtuellen Masseleitung, der mit der Source-Elektrode eines Zellen­ transistors verbunden ist, und den Abschnitt einer Bitleitung, die mit der Drain-Elektrode eines Zellentransistors verbunden ist.

Wie aus Fig. 3 ersichtlich, können ROM-Daten in einen Zellentransistor durch selektives Verbinden der Source-Elektrode mit einer virtuellen Masseleitung mittels Prozessen zur Bildung eines Kontakts 30, eines ersten Metalls 20, eines ersten Durchkontakts 10 und eines zweiten Me­ talls 40 einprogrammiert werden. Speziell wird hierbei "0" in einen Zel­ lentransistor durch elektrisches Verbinden von dessen Source-Elektrode mit einer virtuellen Masseleitung nach Erzeugung des Kontakts 30, des ersten Metalls 20, des ersten Durchkontakts 10 und des zweiten Metalls 40 einprogrammiert. Des weiteren wird "1" in einen Zellentransistor da­ durch einprogrammiert, dass die Source-Elektrode desselben von einer jeweiligen virtuellen Masseleitung getrennt und damit potentialfrei gehal­ ten wird, indem der Kontakt 30, das erste Metall 20, der erste Durchkon­ takt 10 und/oder das zweite Metall 40 nicht gebildet werden.

Fig. 4 veranschaulicht im Schaltbild ein programmierbares ROM-System gemäß der Erfindung, das eine Zellentransistorgruppe 50, eine Vorlade­ einheit 60a, eine Vorladesteuereinheit 60b, eine Einheit 80 zur Auswahl einer virtuellen Masseleitung und eine Einheit 70 zur Bitleitungsauswahl umfasst. Dabei bezeichnen wiederum die Stellen mit ausgefülltem Vier­ eck einen Zustand, in welchem ein Zellentransistor elektrisch mit einer virtuellen Masseleitung oder einer Bitleitung verbunden ist, während die Stellen mit hohlem Viereck einen Zustand bezeichnen, in welchem der betreffende Zellentransistor nicht an dieser Stelle verbunden ist. Dies bedeutet für die Zellentransistorgruppe 50, dass in jedem Zellentransis­ tor M41 bis M46 der Datenwert "0" und in jedem der Zellentransistoren M40 und M47 der Datenwert "1" einprogrammiert sind.

Wenngleich in Fig. 4 nur eine einzelne Zellentransistorgruppe 50 explizit dargestellt ist, kann das programmierbare ROM-System eine Mehrzahl solcher Zellentransistorgruppen umfassen, wobei ein Zellengruppen­ auswahlsignal SEL dazu dient, eine oder mehrere dieser Zellentransis­ torgruppen auszuwählen.

Die Vorladesteuereinheit 60b führt eine logische Verknüpfung des Zel­ lengruppenauswahlsignals SEL mit einem Vorlade signal aus, um ein Vorladesteuersignal zu erzeugen. Die Vorladeeinheit 60a lädt die virtuel­ len Masseleitungen VG0 bis VG2 und die Bitleitungen BL0 und BL1 vor, indem sie mit diesen Leitungen VG0 bis VG2, BL0, BL1 verbundene Transistoren in Abhängigkeit vom Vorladesteuersignal leitend/sperrend schaltet.

Die Einheit 80 zur Auswahl der virtuellen Masseleitung verknüpft das Zellengruppenauswahlsignal SEL mit Auswahlsignalen AD_VG0 bis AD_VG2 bezüglich der jeweiligen virtuellen Masseleitung und steuert das Ein-/Ausschalten von Schaltelementen SW0 bis SW2 derart, dass eine entsprechende der virtuellen Masseleitungen VG0 bis VG2 mit Masse verbunden ist.

In Reaktion auf ein Bitleitungsauswahlsignal AD_BL wählt die Bitlei­ tungsauswahleinheit 70 irgendeine von den Bitleitungen BL0 und BL1 aus und gibt über einen Datenausgangsanschluss DQ Daten ab, die in einem mit der ausgewählten Bitleitung verbundenen Zellentransistor programmiert sind.

Fig. 5 veranschaulicht ein Zeitdiagramm von Signalen zur Steuerung des Betriebs der in Fig. 4 gezeigten Schaltung, und Fig. 6 veranschau­ licht als Flussdiagramm ein Verfahren zum Lesen von Daten, wie es im programmierbaren ROM-System von Fig. 4 ausgeführt wird.

Wie aus den Fig. 4 bis 6 zu erkennen, wird das Vorladesignal auf einem niedrigen Logikpegel gehalten, bis eine Anforderung von außen zum Lesen von Daten vorliegt. Durch den niedrigen Logikpegel des Vorlade­ signals sind die Transistoren der Vorladeeinheit 60a leitend geschaltet, und die Bitleitungen BL0 und BL1 sowie die virtuellen Masseleitungen VG0 bis VG2 sind vorgeladen, siehe Schritt 95 von Fig. 6.

Wenn dann ein Taktsignal CLK erzeugt wird, um das Lesen von Daten von außen anzufordern, wie im Teilbild von Fig. 5(a) gezeigt, wird in Re­ aktion auf dieses Signal ein internes Taktsignal IN_CLK aktiviert, wie im Teilbild von Fig. 5(b) gezeigt, siehe Schritt 100 von Fig. 6. In Reaktion auf das interne Taktsignal IN_CLK werden nacheinander die Wortlei­ tungs- und Vorladesignale aktiviert, wie in den Teilbildern der Fig. 5(c) und 5(d) gezeigt, siehe Schritt 105 von Fig. 6. Wie speziell aus Fig. 4 ersichtlich, werden die Transistoren, welche die Vorladeeinheit 60a bil­ den, durch die Vorladesteuereinheit 60b sperrend geschaltet, wenn das Vorladesignal auf einen Übergang zu hohem Logikpegel aktiviert wird, und das Vorladen wird gestoppt.

Mit aktiviertem internem Taktsignal IN_CLK werden dann die Auswahl­ signale AD_VG0 bis AD_VG2 bezüglich der jeweiligen virtuellen Masse­ leitung zugeführt, und eine durch diese Signale ausgewählte, virtuelle Masseleitung wird auf Massepegel entladen. Zu diesem Zeitpunkt wirkt in Reaktion auf das elektrische Potential ein Steuersignal, welches die Deaktivierung des internen Taktsignals IN_CLK und die Aktivierung ei­ nes Abtastsignals gesteuert, entladen, wie im Teilbild von Fig. 5(e) ge­ zeigt. Mit anderen Worten startet das im Teilbild von Fig. 5(e) gezeigte Steuersignal das Entladen in Reaktion auf das interne Taktsignal IN_CLK, und die Deaktivierung des internen Taktsignals IN_CLK und die Aktivierung des Abtastsignals erfolgen in Reaktion darauf, dass das Steuersignal unter einen vorgegebenen Pegel fällt, siehe Schritt 115 von Fig. 6.

Wenn auf diese Weise das Abtastsignal aktiviert ist, besitzt abhängig davon, ob die Source-Elektrode eines Zellentransistors, der durch die Auswahlsignale AD_VG0 bis AD_VG2 bezüglich der jeweiligen virtuellen Masseleitung und das Bitleitungsauswahlsignal AD_BL ausgewählt wur­ de, mit der virtuellen Masseleitung verbunden ist, siehe Schritt 120 von Fig. 6, das elektrische Potential der mit der Drain-Elektrode des ausge­ wählten Zellentransistors verbundenen Bitleitung einen Wert höher oder niedriger als eine Referenzspannung.

Beispielsweise sei angenommen, dass Daten zu lesen sind, die in den Zellentransistoren M40 und M44 programmiert sind, welche durch die Auswahlsignale AD_VG0 bis AD_VG2 bezüglich der jeweiligen virtuellen Masseleitung und das Bitleitungsauswahlsignal AD_BL mit der Bitleitung BL0 verbunden sind. Um Daten zu lesen, die im Zellentransistor M40 programmiert sind, wird zuerst das Schaltelement SW0 durch das Aus­ wahlsignal AD_VG0 zur betreffenden virtuellen Masseleitung leitend ge­ schaltet, und die virtuelle Masseleitung VG0 wird mit Masse verbunden.

Da die Source-Elektrode nicht mit der virtuellen Masseleitung verbunden ist, kann das elektrische Potential, auf das die mit der Drain-Elektrode des Zellentransistors M40 verbundene Bitleitung vorgeladen ist, nicht über Masse entladen werden, so dass das elektrische Vorladepotential unverändert aufrechterhalten wird, siehe Schritt 140 von Fig. 6. Da an­ dererseits die Source-Elektrode des Zellentransistors M44 mit der virtu­ ellen Masseleitung verbunden ist, wird das elektrische Potential, auf das die mit der Drain-Elektrode des Zellentransistors M44 verbundene Bitleitung vorgeladen ist, über die virtuelle Masseleitung VG0 nach Masse entladen, siehe Schritt 125 von Fig. 6.

Dementsprechend wird in Abhängigkeit davon, ob die Source-Elektrode eines Zellentransistors mit einer virtuellen Masseleitung verbunden ist oder nicht, das elektrische Potential auf einer Bitleitung entladen oder verbleibt unverändert auf einem elektrischen Vorladepotential, und das elektrische Potential der Bitleitung wird mit einem elektrischen Refe­ renzpotential REF verglichen, und dies dient als ein Kriterium für festge­ stellte Daten, siehe Schritt 130 von Fig. 6. Wenn das elektrische Poten­ tial der Bitleitung über die virtuelle Masseleitung entladen wird und das elektrische Potential der Bitleitung zu einem Zeitpunkt, zu dem das Ab­ tastsignal, wie im Teilbild von Fig. 5(h) gezeigt, aktiviert ist, geringer als das elektrische Referenzpotential REF ist, wie im Teilbild von Fig. 5(g) gezeigt, wird der Datenwert "0" gelesen, wie im Teilbild von Fig. 5(i) ge­ zeigt, siehe Schritt 135 von Fig. 6. Wenn das elektrische Potential der Bitleitung unverändert auf dem elektrischen Vorladepotential verbleibt und höher als das elektrische Referenzpotential REF zu dem Zeitpunkt ist, zu dem das Abtastsignal aktiviert wird, wie im Teilbild von Fig. 5(h) gezeigt, wird der Datenwert "1" gelesen, siehe Schritt 135 von Fig. 6.

Die Erfindung kann als ein Code implementiert sein, der durch einen Computer von einem computerlesbaren Aufzeichnungsmedium gelesen wird. Das computerlesbare Aufzeichnungsmedium kann alle Arten von Aufzeichnungsvorrichtungen umfassen, auf denen computerlesbare Da­ ten gespeichert werden. Solche computerlesbaren Aufzeichnungsme­ dien umfassen Speichermedien wie Magnetspeichermedien, z. B. ROM, Disketten, Festplatten etc., optisch lesbare Medien, z. B. CD-ROM, DVD etc., und Trägerwellen, z. B. Übertragungen über das Internet. Außerdem können computerlesbare Aufzeichnungsmedien auf Computersystemen verteilt sein, die über ein Netzwerk verbunden sind und einen computer­ lesbaren Code in verteilter Weise speichern und ausführen können.

Wie die oben erwähnten Ausführungsformen deutlich machen, stellt die Erfindung ein programmierbares ROM-System hoher Geschwindigkeit bereit, das selektiv die Source-Elektrode eines Zellentransistors mit ei­ ner virtuellen Masseleitung in Abhängigkeit von ROM-Daten verbindet, so dass die Kapazität einer Bitleitung auf einem vorgegebenen Niveau gehalten werden kann, ohne übermäßig groß oder klein zu werden. Dies erlaubt gegenüber herkömmlichen Systemen eine vergleichsweise hohe Betriebsgeschwindigkeit des programmierbaren ROM und eine Minimie­ rung fehlerhafter Lesevorgänge programmierter Daten.

Claims (22)

1. Programmierbare Speicherzelle (M1 bis M16) für einen mehrere programmierbare Speicherzellen enthaltenden Festwertspeicher (ROM), mit
einer Wortleitung (WL0 bis WL3),
einer Bitleitung (BL0 bis BL1),
einer virtuellen Masseleitung (VG0, VG1, VG2) und
einem Zellentransistor (M1 bis M16),
dadurch gekennzeichnet, dass
die virtuelle Masseleitung (VG0, VG1, VG2) in Reaktion auf ein Steuersignal selektiv mit Masse verbunden ist und
der Zellentransistor (M1 bis M16) mit einer Gate-Elektrode an die Wortleitung (WL0 bis WL3) angeschlossen ist sowie eine erste und ei­ ne mit der Bitleitung (BL0, BL1) verbundene zweite Elektrode aufweist und durch selektives Verbinden der ersten Elektrode mit der virtuellen Masseleitung auf einen vorgegebenen Logikpegel programmiert ist.

2. Programmierbare Speicherzelle nach Anspruch 1, weiter da­ durch gekennzeichnet, dass der Zellentransistor ein Metall-Oxid-Halb­ leiter-Transistor mit n-leitendem Kanal ist.

3. Programmierbare Speicherzelle nach Anspruch 1 oder 2, weiter gekennzeichnet durch ein Schaltelement (SW0, SW1, SW2) zum selek­ tiven Verbinden der virtuellen Masseleitung mit Masse in Reaktion auf das Steuersignal.

4. Programmierbare Speicherzelle nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das selektive Verbinden der ersten Elektrode mit der virtuellen Masseleitung in einem Kontaktloch­ bildungsprozess während des Herstellungsprozesses festgelegt wird.

5. Programmierbare Speicherzelle nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das selektive Verbinden der ersten Elektrode mit der virtuellen Masseleitung in einem Metallleitungs- Bildungsprozess während des Herstellungsprozesses festgelegt wird.

6. Programmierbare Speicherzelle nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das selektive Verbinden der ersten Elektrode mit der virtuellen Masseleitung in einem Durchkontakt­ loch-Bildungsprozess während des Herstellungsprozesses festgelegt wird.

7. Programmierbarer Festwertspeicher mit
mehreren Speicherzellen (M1 bis M16) mit je einer Gate- Elektrode, einer ersten Elektrode und einer zweiten Elektrode,
mehreren Wortleitungen (WL0 bis WL3), von denen jede mit den Gate-Elektroden einer vorgegebenen Anzahl der mehreren Speicherzel­ len verbunden ist,
mehreren Bitleitungen (BL0, BL1), von denen jede mit den ers­ ten Elektroden einer vorgegebenen Anzahl der mehreren Speicherzel­ len verbunden und senkrecht zu den Wortleitungen angeordnet ist, und
mehreren virtuellen Masseleitungen (VG0, VG1, VG2),
dadurch gekennzeichnet, dass
die jeweilige virtuelle Masseleitung (VG0, VG1, VG2) selektiv in Reaktion auf Steuersignale mit Masse verbunden wird und senkrecht zu den Wortleitungen (WL0 bis WL3) angeordnet ist, wobei die mehreren Speicherzellen auf vorgegebene Logikpegel durch selektives Verbinden ihrer jeweiligen zweiten Elektrode mit einer der virtuellen Masseleitun­ gen programmiert sind.

8. Programmierbarer Festwertspeicher nach Anspruch 7, weiter dadurch gekennzeichnet, dass jede Speicherzelle durch einen NMOS- Transistor gebildet ist.

9. Programmierbarer Festwertspeicher nach Anspruch 7 oder 8, weiter gekennzeichnet durch mehrere Schaltelemente (SW0, SW1, SW2), von denen jede eine der virtuellen Masseleitungen in Reaktion auf eines der Steuersignale mit Masse verbindet.

10. Programmierbarer Festwertspeicher nach einem der Ansprüche 7 bis 9, weiter gekennzeichnet durch eine Vorladeeinheit (60d), welche die virtuellen Masseleitungen und die Bitleitungen in Reaktion auf ein Vorladesignal und ein Zellengruppenauswahlsignal zum Auswählen ei­ ner jeweiligen Speicherzellengruppe vorlädt.

11. Programmierbarer Festwertspeicher nach Anspruch 10, weiter gekennzeichnet durch
eine Einheit (80) zum Auswählen einer jeweiligen virtuellen Mas­ seleitung, die in der Speicherzellengruppe enthalten ist, in Reaktion auf das Zellengruppenauswahlsignal und ein Auswahlsignal bezüglich der jeweiligen virtuellen Masseleitung und
eine Bitleitungsauswahleinheit (70) zum Auswählen einer jewei­ ligen, in der Speicherzellengruppe enthaltenen Bitleitung in Reaktion auf das Zellengruppenauswahlsignal und ein Bitleitungsauswahlsignal.

12. Programmierbarer Festwertspeicher nach einem der Ansprüche 7 bis 11, weiter dadurch gekennzeichnet, dass jede Bitleitung mit den ersten Elektroden zweier Speicherzellen, die einander in einer horizonta­ len Richtung benachbart sind, verbunden ist und von diesen gemeinsam genutzt wird.

13. Programmierbarer Festwertspeicher nach einem der Ansprüche 7 bis 11, weiter dadurch gekennzeichnet, dass jede Bitleitung mit den ersten Elektroden von vier Speicherzellen, die einander in horizontaler und vertikaler Richtung benachbart sind, verbunden ist und von diesen gemeinsam genutzt wird.

14. Verfahren zum Schreiben binärer Daten auf einen Zellentransis­ tor in einem programmierbaren Festwertspeicher, der mehrere Zellen­ transistoren mit je einer Gate-Elektrode, einer ersten Elektrode in einer zweiten Elektrode beinhaltet,
gekennzeichnet durch folgende Schritte:

• -  Verbinden der Gate-Elektrode und der ersten Elektrode mit einer Wortleitung (WL0 bis WL3) bzw. einer Bitleitung (BL0, BL1) und
• -  selektives Verbinden der zweiten Elektrode mit einer virtuellen Masseleitung (VG0, VG1, VG2), die selektiv mit Masse verbunden wird, in Abhängigkeit von den zu schreibenden binären Daten.

15. Verfahren nach Anspruch 14, weiter dadurch gekennzeichnet, dass zum Schreiben des binären Datenwertes "0" auf den Zellentransis­ tor die zweite Elektrode mit der virtuellen Masseleitung verbunden wird und zum Schreiben des binären Datenwerts "1" die zweite Elektrode ge­ genüber der virtuellen Masseleitung potentialfrei gehalten wird.

16. Verfahren nach Anspruch 14 oder 15, weiter dadurch gekenn­ zeichnet, dass das selektive Verbinden der zweiten Elektrode mit der virtuellen Masseleitung in einem Kontaktloch-Bildungsprozess während des Herstellungsprozesses festgelegt wird.

17. Verfahren nach Anspruch 14 oder 15, weiter dadurch gekenn­ zeichnet, dass das selektive Verbinden der zweiten Elektrode mit der virtuellen Masseleitung in einem Metallleitungs-Bildungsprozess wäh­ rend des Herstellungsprozesses festgelegt wird.

18. Verfahren nach Anspruch 14 oder 15, weiter dadurch gekenn­ zeichnet, dass das selektive Verbinden der zweiten Elektrode mit der virtuellen Masseleitung in einem Durchkontaktloch-Bildungsprozess während des Herstellungsprozesses festgelegt wird.

19. Verfahren zum Lesen binärer Daten, die in einem Zellentransis­ tor eines programmierbaren Festwertspeichers (ROM) gespeichert sind, der mehrere Zellentransistoren mit je einer Gate-Elektrode, einer ersten Elektrode und einer zweiten Elektrode aufweist, gekennzeichnet durch folgende Schritte:

• - Vorladen einer mit der ersten Elektrode des Zellentransistors verbundenen Bitleitung auf einen vorgebbaren Pegel,
• - Entladen des elektrischen Potentials der im Vorladeschritt vor­ geladenen Bitleitung auf Masse über eine virtuelle Masseleitung, wenn die zweite Elektrode des Zellentransistors mit der virtuellen Masselei­ tung verbunden ist,
• - Beibehalten des elektrischen Potentials der im Vorladeschritt vorgeladenen Bitleitung, wenn die zweite Elektrode des Zellentransistors nicht mit der virtuellen Masseleitung verbunden ist,
• - Abtasten des elektrischen Potentials der Bitleitung und
• - Vergleichen des abgetasteten elektrischen Potentials der Bitlei­ tung mit einem elektrischen Referenzpotential und Lesen binärer ROM- Daten abhängig vom Vergleichsergebnis.

20. Verfahren nach Anspruch 19, weiter dadurch gekennzeichnet, dass die Bitleitung im Vorladeschritt auf einen hohen Logikpegel oder auf einen zugeführten Leistungsversorgungspegel aufgeladen wird.

21. Verfahren nach Anspruch 20, weiter dadurch gekennzeichnet, dass
ein internes Taktsignal aktiviert wird, wenn von außen ein Takt­ signal angelegt wird, mit dem das Lesen von Daten angefordert wird, und in Reaktion auf das interne Taktsignal ein Steuersignal entladen wird, welches die Deaktivierung des internen Taktsignals und die Akti­ vierung eines Abtastsignals steuert,
in Reaktion auf das interne Taktsignal eine Wortleitung aktiviert und das Vorladen der Bitleitung gestoppt wird,
der Zellentransistor aus den mehreren Zellentransistoren durch ein Auswahlsignal bezüglich einer jeweiligen virtuellen Masseleitung und durch ein Bitleitungsauswahlsignal, das in Reaktion auf das interne Taktsignal bereitgestellt wird, für die Abfrage ausgewählt wird, ob seine zweite Elektrode mit einer virtuellen Masseleitung verbunden ist,
in Reaktion darauf, dass das Steuersignal unter einen vorgege­ benen Pegel fällt, das interne Taktsignal deaktiviert und das Abtastsig­ nal aktiviert werden und
das Abtasten des elektrischen Potentials der mit der ersten E­ lektrode des ausgewählten Zellentransistors verbundenen Bitleitung in Reaktion auf das aktivierte Abtastsignal erfolgt.

22. Verfahren nach einem der Ansprüche 19 bis 21, weiter dadurch gekennzeichnet, dass das Vergleichen des elektrischen Potentials der Bitleitung mit dem elektrischen Referenzpotential und das davon abhän­ gige Lesen binärer ROM-Daten folgende Schritte umfasst:

• - Lesen eines binären Datenwertes "1", wenn das abgetastete e­ lektrische Potential der Bitleitung größer als das elektrische Referenzpo­ tential ist, und
• - Lesen eines binären Datenwertes "0", wenn das abgetastete e­ lektrische Potential der Bitleitung kleiner als das elektrische Referenzpo­ tential ist.