JP2002352592A - プログラマブルｒｏｍシステムとメモリセル構造及びデータ書込み及び読出し方法 - Google Patents
プログラマブルｒｏｍシステムとメモリセル構造及びデータ書込み及び読出し方法Info
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- JP2002352592A JP2002352592A JP2002116586A JP2002116586A JP2002352592A JP 2002352592 A JP2002352592 A JP 2002352592A JP 2002116586 A JP2002116586 A JP 2002116586A JP 2002116586 A JP2002116586 A JP 2002116586A JP 2002352592 A JP2002352592 A JP 2002352592A
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高速のプログラマブルＲＯＭシステム及びそ
のためのメモリセル構造と前記プログラマブルＲＯＭで
のデータ書込み及び読出し方法を提供する。 【解決手段】 ゲート、第１電極及び第２電極を具備す
る多数のメモリセル、多数のメモリセルのゲートと連結
される多数のワードライン、多数のメモリセルの第１電
極と連結され、ワードラインにほぼ直交する方向に配置
されるビットライン及び、制御信号に応答して接地電源
に選択的に連結され、ワードラインにほぼ直交する方向
に配置される多数の仮想接地ラインとを含み、多数のメ
モリセル各々の第２電極を多数の仮想接地ラインに選択
的に連結して多数のメモリセルを所定のロジックレベル
にプログラミングする。書込むＲＯＭデータによって仮
想接地ラインにセルトランジスタのソースを選択的に連
結する。
のためのメモリセル構造と前記プログラマブルＲＯＭで
のデータ書込み及び読出し方法を提供する。 【解決手段】 ゲート、第１電極及び第２電極を具備す
る多数のメモリセル、多数のメモリセルのゲートと連結
される多数のワードライン、多数のメモリセルの第１電
極と連結され、ワードラインにほぼ直交する方向に配置
されるビットライン及び、制御信号に応答して接地電源
に選択的に連結され、ワードラインにほぼ直交する方向
に配置される多数の仮想接地ラインとを含み、多数のメ
モリセル各々の第２電極を多数の仮想接地ラインに選択
的に連結して多数のメモリセルを所定のロジックレベル
にプログラミングする。書込むＲＯＭデータによって仮
想接地ラインにセルトランジスタのソースを選択的に連
結する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に高速動作のプログラマブルＲＯＭシステムに
関する。
係り、特に高速動作のプログラマブルＲＯＭシステムに
関する。
【０００２】
【従来の技術】マスクＲＯＭは使用者が必要なデータを
製造工程段階であらかじめコーディングし、コーディン
グされたデータを反復して読出せるように構成された半
導体メモリ装置である。マスクＲＯＭにはエンベデッド
ディヒュージョンプログラマブルＲＯＭとエンベデッド
メタルプログラマブルＲＯＭとがある。エンベデッドデ
ィヒュージョンプログラマブルＲＯＭはＲＯＭデータコ
ードが製造工程のうちディヒュージョン工程段階で決定
され、エンベデッドメタルプログラマブルＲＯＭはＲＯ
Ｍデータコードが製造工程のうちメタル工程段階で決定
される。
製造工程段階であらかじめコーディングし、コーディン
グされたデータを反復して読出せるように構成された半
導体メモリ装置である。マスクＲＯＭにはエンベデッド
ディヒュージョンプログラマブルＲＯＭとエンベデッド
メタルプログラマブルＲＯＭとがある。エンベデッドデ
ィヒュージョンプログラマブルＲＯＭはＲＯＭデータコ
ードが製造工程のうちディヒュージョン工程段階で決定
され、エンベデッドメタルプログラマブルＲＯＭはＲＯ
Ｍデータコードが製造工程のうちメタル工程段階で決定
される。
【０００３】一方、エンベデッドメタルプログラマブル
ＲＯＭとほとんど同じエンベデッドコンタクトプログラ
マブルＲＯＭまたはエンベデッドビアプログラマブルＲ
ＯＭがある。エンベデッドコンタクトプログラマブルＲ
ＯＭはＲＯＭデータコードが製造工程のうちコンタクト
工程段階で決定され、エンベデッドビアプログラマブル
ＲＯＭはＲＯＭデータコードが製造工程のうちビア工程
段階で決定される。一般に、エンベデッドディヒュージ
ョンプログラマブルＲＯＭがエンベデッドメタルプログ
ラマブルＲＯＭより選好されてきたが、その主な理由は
前者が後者より約２５％ないし３５％の高集積化をなし
うるからである。
ＲＯＭとほとんど同じエンベデッドコンタクトプログラ
マブルＲＯＭまたはエンベデッドビアプログラマブルＲ
ＯＭがある。エンベデッドコンタクトプログラマブルＲ
ＯＭはＲＯＭデータコードが製造工程のうちコンタクト
工程段階で決定され、エンベデッドビアプログラマブル
ＲＯＭはＲＯＭデータコードが製造工程のうちビア工程
段階で決定される。一般に、エンベデッドディヒュージ
ョンプログラマブルＲＯＭがエンベデッドメタルプログ
ラマブルＲＯＭより選好されてきたが、その主な理由は
前者が後者より約２５％ないし３５％の高集積化をなし
うるからである。
【０００４】しかし、エンベデッドディヒュージョンプ
ログラマブルＲＯＭは使用者からデータが受付けられた
後で完成品を作るまでの時間、すなわち、ターンアラウ
ンドタイムがエンベデッドメタルプログラマブルＲＯＭ
に比べて大きくなるという短所がある。最近は半導体製
造工程技術の発展によってエンベデッドメタル（または
ビア）プログラマブルＲＯＭの集積度が大きく向上して
おり、広帯域で、しかも出荷までの時間（Ｔｉｍｅ−ｔ
ｏ−Ｍａｒｋｅｔ）面で有利なエンベデッドメタル（ま
たはビア）プログラマブルＲＯＭの重要性が注目されて
いる。
ログラマブルＲＯＭは使用者からデータが受付けられた
後で完成品を作るまでの時間、すなわち、ターンアラウ
ンドタイムがエンベデッドメタルプログラマブルＲＯＭ
に比べて大きくなるという短所がある。最近は半導体製
造工程技術の発展によってエンベデッドメタル（または
ビア）プログラマブルＲＯＭの集積度が大きく向上して
おり、広帯域で、しかも出荷までの時間（Ｔｉｍｅ−ｔ
ｏ−Ｍａｒｋｅｔ）面で有利なエンベデッドメタル（ま
たはビア）プログラマブルＲＯＭの重要性が注目されて
いる。
【０００５】図１は、従来のメタルプログラマブルＲＯ
Ｍのセルアレイ構造を示す図面である。説明の便宜のた
めに、図１には２本のビットラインＢＬ０、ＢＬ１、３
本の仮想接地ラインＶＧ０〜ＶＧ２、４本のワードライ
ンＷＬ０〜ＷＬ３及び１６個のセルトランジスタＭ１〜
Ｍ１６を含んで構成される４＊４ビットセルアレイ構造
を示す。ここで、仮想接地ライン（図示せず）はスイッ
チにより選択的に接地電源に連結されるラインである。
また、図１でキャパシタＣ１〜Ｃ４は実際の回路ではな
く各ライン間のカップリングキャパシタンスを表示した
ものである。そして、Ｃ５はビットラインＢＬ０の総キ
ャパシタンス、Ｃ６はビットラインＢＬ１の総キャパシ
タンスを各々表示する。
Ｍのセルアレイ構造を示す図面である。説明の便宜のた
めに、図１には２本のビットラインＢＬ０、ＢＬ１、３
本の仮想接地ラインＶＧ０〜ＶＧ２、４本のワードライ
ンＷＬ０〜ＷＬ３及び１６個のセルトランジスタＭ１〜
Ｍ１６を含んで構成される４＊４ビットセルアレイ構造
を示す。ここで、仮想接地ライン（図示せず）はスイッ
チにより選択的に接地電源に連結されるラインである。
また、図１でキャパシタＣ１〜Ｃ４は実際の回路ではな
く各ライン間のカップリングキャパシタンスを表示した
ものである。そして、Ｃ５はビットラインＢＬ０の総キ
ャパシタンス、Ｃ６はビットラインＢＬ１の総キャパシ
タンスを各々表示する。
【０００６】図１を参照して、１６個のセルトランジス
タＭ１〜Ｍ１６各々のゲートはワードラインに連結さ
れ、ソースは仮想グラウンドラインに連結される。そし
て、トランジスタＭ１〜Ｍ１６のドレインは選択的にビ
ットラインに電気的に連結されることによってプログラ
ミングできる。すなわち、セルトランジスタＭ１〜Ｍ１
６のドレインをビットラインに電気的に連結することに
よってセルトランジスタに“０”をプログラミングし、
ドレインをフローティングすることによってトランジス
タに“１”をプログラミングする。一方、プログラマブ
ルＲＯＭの速度はビットラインに付加される総キャパシ
タンスに左右される。ビットラインに付加される総キャ
パシタンスは、該当ビットラインがプレチャージからデ
ィスチャージまでの時間を決定する。したがって総キャ
パシタンスが大きい場合はＲＯＭ全体の動作速度が低下
する。
タＭ１〜Ｍ１６各々のゲートはワードラインに連結さ
れ、ソースは仮想グラウンドラインに連結される。そし
て、トランジスタＭ１〜Ｍ１６のドレインは選択的にビ
ットラインに電気的に連結されることによってプログラ
ミングできる。すなわち、セルトランジスタＭ１〜Ｍ１
６のドレインをビットラインに電気的に連結することに
よってセルトランジスタに“０”をプログラミングし、
ドレインをフローティングすることによってトランジス
タに“１”をプログラミングする。一方、プログラマブ
ルＲＯＭの速度はビットラインに付加される総キャパシ
タンスに左右される。ビットラインに付加される総キャ
パシタンスは、該当ビットラインがプレチャージからデ
ィスチャージまでの時間を決定する。したがって総キャ
パシタンスが大きい場合はＲＯＭ全体の動作速度が低下
する。
【０００７】また、総キャパシタンスと、該当ビットラ
インと周辺の隣接ラインとの間のカップリングキャパシ
タンスとの比もプログラマブルＲＯＭの評価に重要な項
目である。この比率が大きい場合、隣接ラインのトラン
ジションが該当ビットラインに干渉してプレチャージさ
れていたビットラインがチャージされた状態を維持でき
ない場合が発生し、これによってＲＯＭデータが間違っ
て読出される。このような誤動作を防止するために、総
キャパシタンスに対する隣接ライン間のカップリングキ
ャパシタンスの比を小さくする。そのためにはビットラ
インに付加される総キャパシタンスの値を大きくしなけ
ればならないが、これは前述したように速度が低下する
という問題点を引き起こす。
インと周辺の隣接ラインとの間のカップリングキャパシ
タンスとの比もプログラマブルＲＯＭの評価に重要な項
目である。この比率が大きい場合、隣接ラインのトラン
ジションが該当ビットラインに干渉してプレチャージさ
れていたビットラインがチャージされた状態を維持でき
ない場合が発生し、これによってＲＯＭデータが間違っ
て読出される。このような誤動作を防止するために、総
キャパシタンスに対する隣接ライン間のカップリングキ
ャパシタンスの比を小さくする。そのためにはビットラ
インに付加される総キャパシタンスの値を大きくしなけ
ればならないが、これは前述したように速度が低下する
という問題点を引き起こす。
【０００８】図１に示されたプログラマブルＲＯＭの場
合、ビットラインＢＬ０に連結されたセルはいずれも
“０”にプログラムされ、ビットラインＢＬ１に連結さ
れたセルはいずれも“１”にプログラムされている。こ
の時、ビットラインＢＬ０に付加される総キャパシタン
スＣ５は最大になり、ビットラインＢＬ１に付加される
総キャパシタンスＣ６は最小になり、プログラマブルＲ
ＯＭの動作速度はビットラインＢＬ０により決定され
る。
合、ビットラインＢＬ０に連結されたセルはいずれも
“０”にプログラムされ、ビットラインＢＬ１に連結さ
れたセルはいずれも“１”にプログラムされている。こ
の時、ビットラインＢＬ０に付加される総キャパシタン
スＣ５は最大になり、ビットラインＢＬ１に付加される
総キャパシタンスＣ６は最小になり、プログラマブルＲ
ＯＭの動作速度はビットラインＢＬ０により決定され
る。
【０００９】ここで、ビットラインＢＬ０のキャパシタ
ンスに影響を与える要素はビットラインの長さによるキ
ャパシタンス、プログラミングメタルライン２８による
キャパシタンス、ビットラインに連結されるコンタクト
ＣＮＴ１によるキャパシタンス、そして、ビットライン
に連結されたトランジスタＭ１〜Ｍ８によるキャパシタ
ンスである。これらキャパシタンスの影響によりビット
ラインＢＬ０の総キャパシタンスＣ５は非常に大きい値
を有し、これによってプログラムＲＯＭの速度が低下す
る。しかし、隣接ラインＶＧ０、ＶＧ１のカップリング
キャパシタンスとの比率（＝Ｃ１／Ｃ５またはＣ２／Ｃ
５）は小さくなるので、隣接ラインとのカップリングキ
ャパシタンスによりＲＯＭデータが間違って読出される
ことは防止できる。
ンスに影響を与える要素はビットラインの長さによるキ
ャパシタンス、プログラミングメタルライン２８による
キャパシタンス、ビットラインに連結されるコンタクト
ＣＮＴ１によるキャパシタンス、そして、ビットライン
に連結されたトランジスタＭ１〜Ｍ８によるキャパシタ
ンスである。これらキャパシタンスの影響によりビット
ラインＢＬ０の総キャパシタンスＣ５は非常に大きい値
を有し、これによってプログラムＲＯＭの速度が低下す
る。しかし、隣接ラインＶＧ０、ＶＧ１のカップリング
キャパシタンスとの比率（＝Ｃ１／Ｃ５またはＣ２／Ｃ
５）は小さくなるので、隣接ラインとのカップリングキ
ャパシタンスによりＲＯＭデータが間違って読出される
ことは防止できる。
【００１０】一方、ビットラインＢＬ１のキャパシタン
スに影響を与える要素はビットラインの長さによるキャ
パシタンスだけで、ビットラインＢＬ１の総キャパシタ
ンスＣ６はＣ５に比べて非常に小さな値を有する。した
がって、隣接ラインＶＧ１、ＶＧ２とのカップリングキ
ャパシタンスの比率（＝Ｃ３／Ｃ６またはＣ４／Ｃ６）
は大きくなってカップリングキャパシタンスによりビッ
トラインＢＬ１に連結されたセルのＲＯＭデータが間違
って読出されるエラーが発生することがある。このよう
に、カップリングキャパシタによりＲＯＭデータが間違
って読出されることを防止するためにはＲＯＭデータの
読出し時にセンスアンプの動作時間を遅くしたりプレチ
ャージとディスチャージ時間とを適当に調整して干渉が
発生しないようにしなければならないが、いずれもＲＯ
Ｍの速度を低下させる。
スに影響を与える要素はビットラインの長さによるキャ
パシタンスだけで、ビットラインＢＬ１の総キャパシタ
ンスＣ６はＣ５に比べて非常に小さな値を有する。した
がって、隣接ラインＶＧ１、ＶＧ２とのカップリングキ
ャパシタンスの比率（＝Ｃ３／Ｃ６またはＣ４／Ｃ６）
は大きくなってカップリングキャパシタンスによりビッ
トラインＢＬ１に連結されたセルのＲＯＭデータが間違
って読出されるエラーが発生することがある。このよう
に、カップリングキャパシタによりＲＯＭデータが間違
って読出されることを防止するためにはＲＯＭデータの
読出し時にセンスアンプの動作時間を遅くしたりプレチ
ャージとディスチャージ時間とを適当に調整して干渉が
発生しないようにしなければならないが、いずれもＲＯ
Ｍの速度を低下させる。
【００１１】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、動作速度を向上させる高速のプログ
ラマブルＲＯＭシステム及びそのためのメモリセル構造
を提供することにある。本発明が解決しようとする他の
技術的課題は、前記プログラマブルＲＯＭでのデータ書
込み及び読出し方法を提供するところにある。本発明が
解決しようとするさらに他の技術的課題は、前記データ
書込み方法をコンピュータで実行可能なプログラムコー
ドで書込まれた記録媒体を提供するところにある。
する技術的課題は、動作速度を向上させる高速のプログ
ラマブルＲＯＭシステム及びそのためのメモリセル構造
を提供することにある。本発明が解決しようとする他の
技術的課題は、前記プログラマブルＲＯＭでのデータ書
込み及び読出し方法を提供するところにある。本発明が
解決しようとするさらに他の技術的課題は、前記データ
書込み方法をコンピュータで実行可能なプログラムコー
ドで書込まれた記録媒体を提供するところにある。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、多数のプログラマブルメモリセルを含むプログラマ
ブルＲＯＭにおいて、本発明によるプログラマブルメモ
リセルは、ワードライン、ビットライン、制御信号に応
答して接地電源に選択的に連結される仮想接地ライン及
びワードラインと連結されるゲート、第１電極及びビッ
トラインと連結される第２電極を具備し、第１電極を仮
想接地ラインに選択的に連結して所定のロジックレベル
へのプログラミングが可能なセルトランジスタを含むこ
とが望ましい。
に、多数のプログラマブルメモリセルを含むプログラマ
ブルＲＯＭにおいて、本発明によるプログラマブルメモ
リセルは、ワードライン、ビットライン、制御信号に応
答して接地電源に選択的に連結される仮想接地ライン及
びワードラインと連結されるゲート、第１電極及びビッ
トラインと連結される第２電極を具備し、第１電極を仮
想接地ラインに選択的に連結して所定のロジックレベル
へのプログラミングが可能なセルトランジスタを含むこ
とが望ましい。
【００１３】前記課題を解決するために、本発明による
プログラマブルＲＯＭシステムは、ゲート、第１電極及
び第２電極を具備する多数のメモリセル、多数のメモリ
セルのゲートと連結される多数のワードライン、多数の
メモリセルの第１電極と連結され、ワードラインにほぼ
直交する方向に配置されるビットライン、制御信号に応
答して接地電源に選択的に連結され、ワードラインにほ
ぼ直交する方向に配置される多数の仮想接地ラインとを
含み、多数のメモリセル各々の第２電極を多数の仮想接
地ラインに選択的に連結して多数のメモリセルを所定の
ロジックレベルにプログラミングすることが望ましい。
プログラマブルＲＯＭシステムは、ゲート、第１電極及
び第２電極を具備する多数のメモリセル、多数のメモリ
セルのゲートと連結される多数のワードライン、多数の
メモリセルの第１電極と連結され、ワードラインにほぼ
直交する方向に配置されるビットライン、制御信号に応
答して接地電源に選択的に連結され、ワードラインにほ
ぼ直交する方向に配置される多数の仮想接地ラインとを
含み、多数のメモリセル各々の第２電極を多数の仮想接
地ラインに選択的に連結して多数のメモリセルを所定の
ロジックレベルにプログラミングすることが望ましい。
【００１４】前記他の課題を解決するために、ゲート、
第１電極及び第２電極を具備する多数のセルトランジス
タを含むプログラマブルＲＯＭで、セルトランジスタに
２進データを書込む本発明による方法は、ゲート及び第
１電極をワードライン及びビットラインに各々連結する
段階と、第２電極を書込む２進データによって、接地電
源に選択的に連結される仮想接地ラインに第２電極を選
択的に連結する段階とを含むことが望ましい。
第１電極及び第２電極を具備する多数のセルトランジス
タを含むプログラマブルＲＯＭで、セルトランジスタに
２進データを書込む本発明による方法は、ゲート及び第
１電極をワードライン及びビットラインに各々連結する
段階と、第２電極を書込む２進データによって、接地電
源に選択的に連結される仮想接地ラインに第２電極を選
択的に連結する段階とを含むことが望ましい。
【００１５】前記他の課題を解決するために、ゲート、
第１電極及び第２電極を具備する多数のセルトランジス
タを含むプログラマブルＲＯＭで、前記セルトランジス
タに貯蔵された２進データを読出す本発明による方法
は、セルトランジスタの第１電極に連結されたビットラ
インをハイレベルにプレチャージする（ａ）段階、セル
トランジスタの第２電極が仮想接地ラインと連結されて
いれば、（ａ）段階でプレチャージされたビットライン
の電位を仮想接地ラインを通じて接地電源にディスチャ
ージする（ｂ）段階、セルトランジスタの第２電極が仮
想接地ラインに連結されていなければ（ａ）段階でプレ
チャージされたビットラインの電位を維持する（ｃ）段
階、ビットラインの電位をセンシングする（ｄ）段階及
び、センシングされたビットラインの電位を基準電位と
比較して比較結果による２進のＲＯＭデータを読出す
（ｅ）段階よりなることが望ましい。
第１電極及び第２電極を具備する多数のセルトランジス
タを含むプログラマブルＲＯＭで、前記セルトランジス
タに貯蔵された２進データを読出す本発明による方法
は、セルトランジスタの第１電極に連結されたビットラ
インをハイレベルにプレチャージする（ａ）段階、セル
トランジスタの第２電極が仮想接地ラインと連結されて
いれば、（ａ）段階でプレチャージされたビットライン
の電位を仮想接地ラインを通じて接地電源にディスチャ
ージする（ｂ）段階、セルトランジスタの第２電極が仮
想接地ラインに連結されていなければ（ａ）段階でプレ
チャージされたビットラインの電位を維持する（ｃ）段
階、ビットラインの電位をセンシングする（ｄ）段階及
び、センシングされたビットラインの電位を基準電位と
比較して比較結果による２進のＲＯＭデータを読出す
（ｅ）段階よりなることが望ましい。
【００１６】
【発明の実施の形態】以下、本発明による高速プログラ
マブルＲＯＭシステムを、添付した図面を参照して説明
する。図２は、本発明による高速プログラマブルＲＯＭ
のセルアレイ構造の一実施例を示す回路図である。説明
の便宜のために、図２には２本のビットラインＢＬ０、
ＢＬ１、３本の仮想グラウンドラインＶＧ０〜ＶＧ２、
４本のワードラインＷＬ０〜ＷＬ３及び１６個のＮＭＯ
ＳトランジスタＭ１〜Ｍ１６を含んで構成される４＊４
ビットセルアレイを示す。ここで、キャパシタＣ２０〜
Ｃ２３は実際の回路ではなく各ライン間のカップリング
キャパシタンスを表示したものである。Ｃ２４はビット
ラインＢＬ０に付加される総キャパシタンス、Ｃ２５は
ビットラインＢＬ１に付加される総キャパシタンスを各
々表示する。また、説明の便宜のために図２に示された
プログラマブルＲＯＭはＲＯＭデータプログラミングが
ビア工程段階で行われるビアプログラマブルＲＯＭであ
る。
マブルＲＯＭシステムを、添付した図面を参照して説明
する。図２は、本発明による高速プログラマブルＲＯＭ
のセルアレイ構造の一実施例を示す回路図である。説明
の便宜のために、図２には２本のビットラインＢＬ０、
ＢＬ１、３本の仮想グラウンドラインＶＧ０〜ＶＧ２、
４本のワードラインＷＬ０〜ＷＬ３及び１６個のＮＭＯ
ＳトランジスタＭ１〜Ｍ１６を含んで構成される４＊４
ビットセルアレイを示す。ここで、キャパシタＣ２０〜
Ｃ２３は実際の回路ではなく各ライン間のカップリング
キャパシタンスを表示したものである。Ｃ２４はビット
ラインＢＬ０に付加される総キャパシタンス、Ｃ２５は
ビットラインＢＬ１に付加される総キャパシタンスを各
々表示する。また、説明の便宜のために図２に示された
プログラマブルＲＯＭはＲＯＭデータプログラミングが
ビア工程段階で行われるビアプログラマブルＲＯＭであ
る。
【００１７】図２を参照して、セルトランジスタＭ１〜
Ｍ８のドレインはビットラインＢＬ０と連結され、セル
トランジスタＭ９〜Ｍ１０のドレインはＢＬ１と連結さ
れている。この時、ビットラインＢＬ０を基準に垂直及
び水平に隣接した４つのセルトランジスタＭ１〜Ｍ４及
びＭ５〜Ｍ８はビットラインＢＬ０を共有する構造を有
する。同じく、ビットラインＢＬ１を基準に垂直及び水
平に隣接した４つのセルトランジスタＭ９〜Ｍ１２及び
Ｍ１３〜Ｍ１６はビットラインＢＬ１を共有する構造を
有する。
Ｍ８のドレインはビットラインＢＬ０と連結され、セル
トランジスタＭ９〜Ｍ１０のドレインはＢＬ１と連結さ
れている。この時、ビットラインＢＬ０を基準に垂直及
び水平に隣接した４つのセルトランジスタＭ１〜Ｍ４及
びＭ５〜Ｍ８はビットラインＢＬ０を共有する構造を有
する。同じく、ビットラインＢＬ１を基準に垂直及び水
平に隣接した４つのセルトランジスタＭ９〜Ｍ１２及び
Ｍ１３〜Ｍ１６はビットラインＢＬ１を共有する構造を
有する。
【００１８】説明の便宜のためにセルトランジスタＭ１
〜Ｍ８は“０”がプログラムされ、セルトランジスタＭ
９〜Ｍ１６は“１”がプログラムされていると仮定す
る。このように、セルトランジスタＭ１〜Ｍ８に“０”
をプログラムするためにセルトランジスタＭ１〜Ｍ８の
ソースを仮想接地ラインＶＧ０またはＶＧ１に各々連結
する。また、セルトランジスタＭ９〜Ｍ１６に“１”を
プログラムするためにセルトランジスタＭ９〜Ｍ１６の
ソースを仮想接地ラインＶＧ１またはＶＧ２いずれにも
連結しないフローティング状態とする。図２で、‘■’
で表示されているのはセルトランジスタが仮想接地ライ
ンまたはビットラインに電気的に連結された状態、
‘□’は連結されていない状態を各々示す。
〜Ｍ８は“０”がプログラムされ、セルトランジスタＭ
９〜Ｍ１６は“１”がプログラムされていると仮定す
る。このように、セルトランジスタＭ１〜Ｍ８に“０”
をプログラムするためにセルトランジスタＭ１〜Ｍ８の
ソースを仮想接地ラインＶＧ０またはＶＧ１に各々連結
する。また、セルトランジスタＭ９〜Ｍ１６に“１”を
プログラムするためにセルトランジスタＭ９〜Ｍ１６の
ソースを仮想接地ラインＶＧ１またはＶＧ２いずれにも
連結しないフローティング状態とする。図２で、‘■’
で表示されているのはセルトランジスタが仮想接地ライ
ンまたはビットラインに電気的に連結された状態、
‘□’は連結されていない状態を各々示す。
【００１９】このように、セルトランジスタのソースの
仮想接地ラインへの連結いかんによってセルトランジス
タにＲＯＭデータをプログラムすれば、セルトランジス
タに“０”または“１”をプログラムすることとは関係
なくビットラインＢＬ０及びＢＬ１の総キャパシタンス
Ｃ２４及びＣ２５は同じ値を有するようになる。ただ
し、仮想接地ラインのキャパシタンスはプログラムデー
タによって可変となりうる。しかし、仮想グラウンドラ
インはロジックハイからロジックロー、またはその反対
にフルスイングする信号であるため、微小変位するビッ
トラインとは異なってラインキャパシタンスの大きさが
ＲＯＭ動作速度にあまり影響を与えない。
仮想接地ラインへの連結いかんによってセルトランジス
タにＲＯＭデータをプログラムすれば、セルトランジス
タに“０”または“１”をプログラムすることとは関係
なくビットラインＢＬ０及びＢＬ１の総キャパシタンス
Ｃ２４及びＣ２５は同じ値を有するようになる。ただ
し、仮想接地ラインのキャパシタンスはプログラムデー
タによって可変となりうる。しかし、仮想グラウンドラ
インはロジックハイからロジックロー、またはその反対
にフルスイングする信号であるため、微小変位するビッ
トラインとは異なってラインキャパシタンスの大きさが
ＲＯＭ動作速度にあまり影響を与えない。
【００２０】一方、ビットラインＢＬ０及びＢＬ１の総
キャパシタンスＣ２４及びＣ２５に影響を与える要素
は、ビットライン長さによるキャパシタンス、ビットラ
インに連結されるコンタクトＣＮＴによるキャパシタン
ス、及びビットラインに連結されたトランジスタＭ１〜
Ｍ８によるキャパシタンスである。図１に示されたビッ
トラインＢＬ０及びＢＬ１の総キャパシタンスＣ５及び
Ｃ６と比較すれば、キャパシタンスＣ２４及びＣ２５は
プログラミングメタルによるキャパシタンスに影響され
ないためにＣ５よりは小さい。
キャパシタンスＣ２４及びＣ２５に影響を与える要素
は、ビットライン長さによるキャパシタンス、ビットラ
インに連結されるコンタクトＣＮＴによるキャパシタン
ス、及びビットラインに連結されたトランジスタＭ１〜
Ｍ８によるキャパシタンスである。図１に示されたビッ
トラインＢＬ０及びＢＬ１の総キャパシタンスＣ５及び
Ｃ６と比較すれば、キャパシタンスＣ２４及びＣ２５は
プログラミングメタルによるキャパシタンスに影響され
ないためにＣ５よりは小さい。
【００２１】そして、キャパシタンスＣ２４及びＣ２５
はビットラインに連結されるコンタクトＣＮＴによるキ
ャパシタンスと、ビットラインに連結されたトランジス
タＭ１〜Ｍ８によるキャパシタンスとの影響でＣ６より
は大きい。ここで、Ｃ５よりＣ２４が小さいということ
はビットラインがディスチャージされる速度が速くなる
ことを意味する。また、キャパシタンスＣ６よりＣ２５
が大きいので隣接ラインとのカップリングキャパシタン
スとの比が小さくなり、したがって隣接ラインの干渉に
よりセルトランジスタにプログラムされたデータが間違
って読出されることを減らしうる。
はビットラインに連結されるコンタクトＣＮＴによるキ
ャパシタンスと、ビットラインに連結されたトランジス
タＭ１〜Ｍ８によるキャパシタンスとの影響でＣ６より
は大きい。ここで、Ｃ５よりＣ２４が小さいということ
はビットラインがディスチャージされる速度が速くなる
ことを意味する。また、キャパシタンスＣ６よりＣ２５
が大きいので隣接ラインとのカップリングキャパシタン
スとの比が小さくなり、したがって隣接ラインの干渉に
よりセルトランジスタにプログラムされたデータが間違
って読出されることを減らしうる。
【００２２】結局、ＲＯＭデータによって仮想接地ライ
ンにセルトランジスタのソースを選択的に連結する本発
明によるプログラマブルＲＯＭは、ビットラインにセル
トランジスタのソースを選択的に連結する従来のプログ
ラマブルＲＯＭより動作速度を速くしつつプログラミン
グされたデータが間違って読出されることを最小化でき
る。一方、説明の便宜のために、図２に示されたプログ
ラマブルＲＯＭは、ＲＯＭデータプログラミングがビア
工程段階で行われるビアプログラマブルＲＯＭであると
仮定したが、コンタクトプログラマブルＲＯＭ及びメタ
ルプログラマブルＲＯＭでも同じ結果が得られる。
ンにセルトランジスタのソースを選択的に連結する本発
明によるプログラマブルＲＯＭは、ビットラインにセル
トランジスタのソースを選択的に連結する従来のプログ
ラマブルＲＯＭより動作速度を速くしつつプログラミン
グされたデータが間違って読出されることを最小化でき
る。一方、説明の便宜のために、図２に示されたプログ
ラマブルＲＯＭは、ＲＯＭデータプログラミングがビア
工程段階で行われるビアプログラマブルＲＯＭであると
仮定したが、コンタクトプログラマブルＲＯＭ及びメタ
ルプログラマブルＲＯＭでも同じ結果が得られる。
【００２３】図３は、図２に示された各セルトランジス
タの垂直断面を示す図であって、セルトランジスタのソ
ースと連結される仮想接地ラインの断面及びドレインと
連結されるビットラインの断面が各々示されている。図
３を参照して、コンタクト３０、メタル１ ２０、ビア
１ １０またはメタル２ ４０の形成工程を通じてソース
を仮想接地ラインに選択的に連結することによってＲＯ
Ｍデータをセルトランジスタにプログラミングできる。
すなわち、コンタクト３０、メタル１ ２０、ビア１ １
０及びメタル２ ４０を全部形成してセルトランジスタ
のソースを仮想接地ラインに電気的に連結することによ
って、セルトランジスタに“０”をプログラムする。ま
た、コンタクト３０、メタル１２０、ビア１ １０また
はメタル２ ４０のうちいずれか一つを形成せずにセル
トランジスタのソースを仮想接地ラインからフローティ
ングさせることによってセルトランジスタに“１”をプ
ログラムする。
タの垂直断面を示す図であって、セルトランジスタのソ
ースと連結される仮想接地ラインの断面及びドレインと
連結されるビットラインの断面が各々示されている。図
３を参照して、コンタクト３０、メタル１ ２０、ビア
１ １０またはメタル２ ４０の形成工程を通じてソース
を仮想接地ラインに選択的に連結することによってＲＯ
Ｍデータをセルトランジスタにプログラミングできる。
すなわち、コンタクト３０、メタル１ ２０、ビア１ １
０及びメタル２ ４０を全部形成してセルトランジスタ
のソースを仮想接地ラインに電気的に連結することによ
って、セルトランジスタに“０”をプログラムする。ま
た、コンタクト３０、メタル１２０、ビア１ １０また
はメタル２ ４０のうちいずれか一つを形成せずにセル
トランジスタのソースを仮想接地ラインからフローティ
ングさせることによってセルトランジスタに“１”をプ
ログラムする。
【００２４】図４は、本発明によるプログラマブルＲＯ
Ｍシステムを示す回路図であって、セルトランジスタグ
ループ５０、プレチャージ部６０ａ、プレチャージ制御
部６０ｂ、仮想接地ライン選択部８０及びビットライン
選択部７０を含んで構成される。図４で、‘■’で表示
されたのはセルトランジスタが仮想接地ラインまたはビ
ットラインに電気的に連結された状態を、‘□’は連結
されていない状態を各々示す。すなわち、セルトランジ
スタグループ５０でセルトランジスタＭ４１〜Ｍ４６に
はデータ“０”が、セルトランジスタＭ４０及びＭ４７
にはデータ“１”が各々プログラムされた状態である。
Ｍシステムを示す回路図であって、セルトランジスタグ
ループ５０、プレチャージ部６０ａ、プレチャージ制御
部６０ｂ、仮想接地ライン選択部８０及びビットライン
選択部７０を含んで構成される。図４で、‘■’で表示
されたのはセルトランジスタが仮想接地ラインまたはビ
ットラインに電気的に連結された状態を、‘□’は連結
されていない状態を各々示す。すなわち、セルトランジ
スタグループ５０でセルトランジスタＭ４１〜Ｍ４６に
はデータ“０”が、セルトランジスタＭ４０及びＭ４７
にはデータ“１”が各々プログラムされた状態である。
【００２５】一方、図４には一つのセルトランジスタグ
ループ５０を示したが、プログラマブルＲＯＭシステム
は多数のセルトランジスタグループ５０を具備でき、セ
ルグループ選択信号ＳＥＬは多数のセルトランジスタグ
ループのうち一つまたは一部のセルトランジスタグルー
プを選択する信号である。
ループ５０を示したが、プログラマブルＲＯＭシステム
は多数のセルトランジスタグループ５０を具備でき、セ
ルグループ選択信号ＳＥＬは多数のセルトランジスタグ
ループのうち一つまたは一部のセルトランジスタグルー
プを選択する信号である。
【００２６】プレチャージ制御部６０ｂはセルグループ
選択信号ＳＥＬとプレチャージ信号とを論理組合わせて
プレチャージ制御信号を生成する。プレチャージ回路６
０ａはプレチャージ制御信号に応答して仮想接地ライン
ＶＧ０〜ＶＧ２及びビットラインＢＬ０、ＢＬ１に連結
されたトランジスタをオン／オフすることによって、仮
想接地ラインＶＧ０〜ＶＧ２及びビットラインＢＬ０、
ＢＬ１をプレチャージする。
選択信号ＳＥＬとプレチャージ信号とを論理組合わせて
プレチャージ制御信号を生成する。プレチャージ回路６
０ａはプレチャージ制御信号に応答して仮想接地ライン
ＶＧ０〜ＶＧ２及びビットラインＢＬ０、ＢＬ１に連結
されたトランジスタをオン／オフすることによって、仮
想接地ラインＶＧ０〜ＶＧ２及びビットラインＢＬ０、
ＢＬ１をプレチャージする。
【００２７】仮想接地ライン選択部８０はセルグループ
選択信号ＳＥＬと仮想接地ライン選択信号ＡＤ＿ＶＧ
０、ＡＤ＿ＶＧ１、ＡＤ＿ＶＧ２とを組合わせて仮想接
地ラインＶＧ０〜ＶＧ２のうちいずれか一つが接地電源
に連結されるようにスイッチＳＷ０〜ＳＷ２のオン／オ
フを制御する。ビットライン選択部７０はビットライン
選択信号ＡＤ＿ＢＬに応答してビットラインＢＬ０、Ｂ
Ｌ１のうちいずれか一つを選択し、選択されたビットラ
インに連結されたセルトランジスタにプログラミングさ
れたデータをデータ出力ポートＤＱを介して出力する。
選択信号ＳＥＬと仮想接地ライン選択信号ＡＤ＿ＶＧ
０、ＡＤ＿ＶＧ１、ＡＤ＿ＶＧ２とを組合わせて仮想接
地ラインＶＧ０〜ＶＧ２のうちいずれか一つが接地電源
に連結されるようにスイッチＳＷ０〜ＳＷ２のオン／オ
フを制御する。ビットライン選択部７０はビットライン
選択信号ＡＤ＿ＢＬに応答してビットラインＢＬ０、Ｂ
Ｌ１のうちいずれか一つを選択し、選択されたビットラ
インに連結されたセルトランジスタにプログラミングさ
れたデータをデータ出力ポートＤＱを介して出力する。
【００２８】図５は、図４に示された回路の動作を制御
する信号のタイミング図である。図６は、図４に示され
たプログラマブルＲＯＭシステムで行われるデータ読出
し過程を示すフローチャートである。図４ないし図６を
参照して、外部からデータ読出し要請があるまで、プレ
チャージ信号は‘ロー’レベルに維持され、‘ロー’レ
ベルのプレチャージ信号によりプレチャージ部６０ａの
トランジスタはオンされ、ビットラインＢＬ０、ＢＬ１
及び仮想接地ラインＶＧ０〜ＶＧ２はプレチャージされ
る（ステップ９５）。
する信号のタイミング図である。図６は、図４に示され
たプログラマブルＲＯＭシステムで行われるデータ読出
し過程を示すフローチャートである。図４ないし図６を
参照して、外部からデータ読出し要請があるまで、プレ
チャージ信号は‘ロー’レベルに維持され、‘ロー’レ
ベルのプレチャージ信号によりプレチャージ部６０ａの
トランジスタはオンされ、ビットラインＢＬ０、ＢＬ１
及び仮想接地ラインＶＧ０〜ＶＧ２はプレチャージされ
る（ステップ９５）。
【００２９】そして、図５（ａ）に示すように、外部か
らデータ読出しを要請するクロック信号ＣＬＫが発生す
れば、これに応答して図５（ｂ）に示すように内部クロ
ック信号ＩＮ＿ＣＬＫがイネーブルされる（ステップ１
００）。内部クロック信号ＩＮ＿ＣＬＫに応答して図５
（ｃ）及び図５（ｄ）に示すように、ワードラインＷＬ
及びプレチャージ信号が順次イネーブルされる（ステッ
プ１０５）。図４を参照して、プレチャージ信号が‘ハ
イ’レベルにイネーブルされればプレチャージ制御部６
０ｂによりプレチャージ部６０ａを構成するトランジス
タがオフされ、これ以上プレチャージされない。
らデータ読出しを要請するクロック信号ＣＬＫが発生す
れば、これに応答して図５（ｂ）に示すように内部クロ
ック信号ＩＮ＿ＣＬＫがイネーブルされる（ステップ１
００）。内部クロック信号ＩＮ＿ＣＬＫに応答して図５
（ｃ）及び図５（ｄ）に示すように、ワードラインＷＬ
及びプレチャージ信号が順次イネーブルされる（ステッ
プ１０５）。図４を参照して、プレチャージ信号が‘ハ
イ’レベルにイネーブルされればプレチャージ制御部６
０ｂによりプレチャージ部６０ａを構成するトランジス
タがオフされ、これ以上プレチャージされない。
【００３０】そして、内部クロック信号ＩＮ＿ＣＬＫが
イネーブルされつつ仮想接地ライン選択信号ＡＤ＿ＶＧ
０〜ＡＤ＿ＶＧ２が入力され、これにより選択された仮
想接地ラインは図５（ｆ）に示すように接地電源レベル
にディスチャージされる。この時、図示しなかったが、
その電位に応答して内部クロック信号ＩＮ＿ＣＬＫのデ
ィセーブル及びセンス信号のイネーブルを制御する制御
信号が、図５（ｅ）に示すように内部クロック信号ＩＮ
＿ＣＬＫに応答してディスチャージされる。すなわち、
図５（ｅ）に示す制御信号は内部クロック信号ＩＮ＿Ｃ
ＬＫに応答してディスチャージを始め、制御信号が特定
レベル以下に落ちることに応答して内部クロック信号Ｉ
Ｎ＿ＣＬＫがディセーブルされ、センス信号がイネーブ
ルされる（ステップ１１５）。
イネーブルされつつ仮想接地ライン選択信号ＡＤ＿ＶＧ
０〜ＡＤ＿ＶＧ２が入力され、これにより選択された仮
想接地ラインは図５（ｆ）に示すように接地電源レベル
にディスチャージされる。この時、図示しなかったが、
その電位に応答して内部クロック信号ＩＮ＿ＣＬＫのデ
ィセーブル及びセンス信号のイネーブルを制御する制御
信号が、図５（ｅ）に示すように内部クロック信号ＩＮ
＿ＣＬＫに応答してディスチャージされる。すなわち、
図５（ｅ）に示す制御信号は内部クロック信号ＩＮ＿Ｃ
ＬＫに応答してディスチャージを始め、制御信号が特定
レベル以下に落ちることに応答して内部クロック信号Ｉ
Ｎ＿ＣＬＫがディセーブルされ、センス信号がイネーブ
ルされる（ステップ１１５）。
【００３１】このようにセンス信号がイネーブルされる
時、仮想接地ライン選択信号ＡＤ＿ＶＧ０〜ＡＤ＿ＶＧ
２及びビットライン選択信号ＡＤ＿ＢＬにより選択され
たセルトランジスタのソースが仮想接地ラインに連結さ
れているかどうかによって（ステップ１２０）、選択さ
れたセルトランジスタのドレインに連結されたビットラ
インの電位が基準電圧より低いかまたは高い電位を有す
るようになる。
時、仮想接地ライン選択信号ＡＤ＿ＶＧ０〜ＡＤ＿ＶＧ
２及びビットライン選択信号ＡＤ＿ＢＬにより選択され
たセルトランジスタのソースが仮想接地ラインに連結さ
れているかどうかによって（ステップ１２０）、選択さ
れたセルトランジスタのドレインに連結されたビットラ
インの電位が基準電圧より低いかまたは高い電位を有す
るようになる。
【００３２】例えば、仮想接地ライン選択信号ＡＤ＿Ｖ
Ｇ０〜ＡＤ＿ＶＧ２及びビットライン選択信号ＡＤ＿Ｂ
ＬによりビットラインＢＬ０に連結されたセルトランジ
スタＭ４０及びＭ４４のデータにプログラムされたデー
タを読出すと仮定する。まず、セルトランジスタＭ４０
にプログラムされたデータを読出すために、まず仮想接
地ライン選択信号ＡＤ＿ＶＧ０によりスイッチＳＷ０が
オンされて仮想接地ラインＶＧ０が接地電源に連結され
る。この時、ソースが仮想接地ラインに連結されていな
いため、セルトランジスタＭ４０のドレインに連結され
たビットラインにプレチャージされた電位は接地電源に
ディスチャージされずにプレチャージ電位をそのまま維
持する（ステップ１４０）。一方、セルトランジスタＭ
４４の場合にはソースが仮想接地ラインに連結されてい
るため、セルトランジスタＭ４４のドレインに連結され
たビットラインにプレチャージされた電位は仮想接地ラ
インＶＧ０を介して接地電源にディスチャージされる
（ステップ１２５）。
Ｇ０〜ＡＤ＿ＶＧ２及びビットライン選択信号ＡＤ＿Ｂ
ＬによりビットラインＢＬ０に連結されたセルトランジ
スタＭ４０及びＭ４４のデータにプログラムされたデー
タを読出すと仮定する。まず、セルトランジスタＭ４０
にプログラムされたデータを読出すために、まず仮想接
地ライン選択信号ＡＤ＿ＶＧ０によりスイッチＳＷ０が
オンされて仮想接地ラインＶＧ０が接地電源に連結され
る。この時、ソースが仮想接地ラインに連結されていな
いため、セルトランジスタＭ４０のドレインに連結され
たビットラインにプレチャージされた電位は接地電源に
ディスチャージされずにプレチャージ電位をそのまま維
持する（ステップ１４０）。一方、セルトランジスタＭ
４４の場合にはソースが仮想接地ラインに連結されてい
るため、セルトランジスタＭ４４のドレインに連結され
たビットラインにプレチャージされた電位は仮想接地ラ
インＶＧ０を介して接地電源にディスチャージされる
（ステップ１２５）。
【００３３】結局、セルトランジスタのソースが仮想接
地ラインに連結されたかどうかによってビットラインの
電位はディスチャージされたりまたはプレチャージされ
た電位をそのまま維持し、ビットラインの電位はデータ
判別の基準になる基準電位ＲＥＦと比較される（ステッ
プ１３０）。ビットラインの電位が仮想接地ラインを介
してディスチャージされ、図５（ｈ）に示すように、セ
ンス信号がイネーブルされる時点でビットラインの電位
が図５（ｇ）に示すように基準電位ＲＥＦより低けれ
ば、図５（ｉ）に示すように“０”のデータが読出され
る（ステップ１３５）。一方、ビットラインの電位がプ
レチャージ電位をそのまま維持するようになって、図５
（ｈ）に示すようにセンス信号がイネーブルされる時点
でビットラインの電位が基準電位ＲＥＦより高ければ
“１”のデータが読出される（ステップ１３５）。
地ラインに連結されたかどうかによってビットラインの
電位はディスチャージされたりまたはプレチャージされ
た電位をそのまま維持し、ビットラインの電位はデータ
判別の基準になる基準電位ＲＥＦと比較される（ステッ
プ１３０）。ビットラインの電位が仮想接地ラインを介
してディスチャージされ、図５（ｈ）に示すように、セ
ンス信号がイネーブルされる時点でビットラインの電位
が図５（ｇ）に示すように基準電位ＲＥＦより低けれ
ば、図５（ｉ）に示すように“０”のデータが読出され
る（ステップ１３５）。一方、ビットラインの電位がプ
レチャージ電位をそのまま維持するようになって、図５
（ｈ）に示すようにセンス信号がイネーブルされる時点
でビットラインの電位が基準電位ＲＥＦより高ければ
“１”のデータが読出される（ステップ１３５）。
【００３４】本発明はまた、コンピュータで読出しうる
記録媒体にコンピュータが読出しうるコードとして実現
できる。コンピュータが読出しうる記録媒体はコンピュ
ータシステムによって読出されうるデータが貯蔵される
あらゆる種類の記録装置を含む。コンピュータが読出し
うる記録媒体の例としてはＲＯＭ、ＲＡＭ、ＣＤ−ＲＯ
Ｍ、磁気テープ、フロッピー（登録商標）ディスク、光
データ貯蔵装置などがあり、またキャリアウェーブ（例
えばインターネットを通した伝送）の形態で実現される
ものも含む。またコンピュータが読出しうる記録媒体は
ネットワークで連結されたコンピュータシステムに分散
され、分散方式でコンピュータが読出しうるコードが貯
蔵されて実行される。
記録媒体にコンピュータが読出しうるコードとして実現
できる。コンピュータが読出しうる記録媒体はコンピュ
ータシステムによって読出されうるデータが貯蔵される
あらゆる種類の記録装置を含む。コンピュータが読出し
うる記録媒体の例としてはＲＯＭ、ＲＡＭ、ＣＤ−ＲＯ
Ｍ、磁気テープ、フロッピー（登録商標）ディスク、光
データ貯蔵装置などがあり、またキャリアウェーブ（例
えばインターネットを通した伝送）の形態で実現される
ものも含む。またコンピュータが読出しうる記録媒体は
ネットワークで連結されたコンピュータシステムに分散
され、分散方式でコンピュータが読出しうるコードが貯
蔵されて実行される。
【００３５】以上、図面と明細書で最適の実施例を開示
した。ここで特定の用語が使われたが、これは単に本発
明を説明するための目的で使われたものであって意味を
限定したり、特許請求の範囲に記載された本発明の範囲
を制限するために使われたものではない。したがって、
当業者であればこれより多様な変形及び均等な他の実施
例が可能である。本発明の真の技術的保護範囲は特許請
求の範囲の技術的思想により決められなければならな
い。
した。ここで特定の用語が使われたが、これは単に本発
明を説明するための目的で使われたものであって意味を
限定したり、特許請求の範囲に記載された本発明の範囲
を制限するために使われたものではない。したがって、
当業者であればこれより多様な変形及び均等な他の実施
例が可能である。本発明の真の技術的保護範囲は特許請
求の範囲の技術的思想により決められなければならな
い。
【００３６】
【発明の効果】前述したように、本発明による高速プロ
グラマブルＲＯＭシステムは、書込むＲＯＭデータによ
って仮想接地ラインにセルトランジスタのソースを選択
的に連結することによって、ビットラインのキャパシタ
ンスが過度に大きくなったりまたは小さくならないよう
に一定に維持させうる。これによって、プログラマブル
ＲＯＭの動作速度を速くしつつプログラミングされたデ
ータが間違って読出されることを最小化できる。
グラマブルＲＯＭシステムは、書込むＲＯＭデータによ
って仮想接地ラインにセルトランジスタのソースを選択
的に連結することによって、ビットラインのキャパシタ
ンスが過度に大きくなったりまたは小さくならないよう
に一定に維持させうる。これによって、プログラマブル
ＲＯＭの動作速度を速くしつつプログラミングされたデ
ータが間違って読出されることを最小化できる。
【図１】従来のメタルプログラマブルＲＯＭのセルアレ
イ構造を示す図面である。
イ構造を示す図面である。
【図２】本発明による高速プログラマブルＲＯＭのセル
アレイ構造の一実施例を示す回路図である。
アレイ構造の一実施例を示す回路図である。
【図３】図２に示す各セルトランジスタの垂直方向の断
面を示す垂直断面図である。
面を示す垂直断面図である。
【図４】本発明によるプログラマブルＲＯＭシステムを
示す回路図である。
示す回路図である。
【図５】図４に示す回路の動作を制御する信号のタイミ
ング図を示す。
ング図を示す。
【図６】図４に示すプログラマブルＲＯＭシステムで行
われるデータ読出し過程を示すフローチャートである。
われるデータ読出し過程を示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朱 龍 ▲ザイ▼ 大韓民国ソウル特別市恩平区葛▲ヒュン▼ 洞281−150番地 濠州形ビラー101号 (72)発明者 都 映 淑 大韓民国ソウル特別市城北区安岩洞３街54 番地 大光ビラー１棟203号 Ｆターム(参考） 5B003 AA05 AB01 AC04 AD03 AD04 AD07
Claims (23)
- 【請求項１】 多数のプログラマブルメモリセルを含む
プログラマブルＲＯＭで、前記プログラマブルメモリセ
ルにおいて、 ワードラインと、 ビットラインと、 制御信号に応答して接地電源に選択的に連結される仮想
接地ラインと、 前記ワードラインに連結されるゲートと、第１電極と、
前記ビットラインに連結される第２電極とを具備し、前
記第１電極を前記仮想接地ラインに選択的に連結して所
定のロジックレベルへのプログラミングが可能なセルト
ランジスタとを含むことを特徴とするプログラマブルメ
モリセル。 - 【請求項２】 前記セルトランジスタはＮＭＯＳトラン
ジスタであることを特徴とする請求項１に記載のプログ
ラマブルメモリセル。 - 【請求項３】 前記制御信号に応答して前記仮想接地ラ
インを前記接地電源に選択的に連結するスイッチをさら
に具備することを特徴とする請求項１に記載のプログラ
マブルメモリセル。 - 【請求項４】 前記第２電極の前記仮想接地ラインへの
選択的連結は、製造工程のうちコンタクトホール形成段
階で決定されることを特徴とする請求項１に記載のプロ
グラマブルメモリセル。 - 【請求項５】 前記第２電極の前記仮想接地ラインへの
選択的連結は、製造工程のうちメタルライン形成段階で
決定されることを特徴とする請求項１に記載のプログラ
マブルメモリセル。 - 【請求項６】 前記第２電極の前記仮想接地ラインへの
選択的連結は、製造工程のうちビアホール形成段階で決
定されることを特徴とする請求項１に記載のプログラマ
ブルメモリセル。 - 【請求項７】 ゲートと、第１電極と、第２電極とを具
備する多数のメモリセルと、 前記多数のメモリセルのゲートに連結される多数のワー
ドラインと、 前記多数のメモリセルの第１電極に連結され、前記ワー
ドラインにほぼ直交する方向に配置されるビットライン
と、 制御信号に応答して接地電源に選択的に連結され、前記
ワードラインにほぼ直交する方向に配置される多数の仮
想接地ラインとを含み、 前記多数のメモリセル各々の第２電極を前記多数の仮想
接地ラインに選択的に連結して前記多数のメモリセルを
所定のロジックレベルにプログラミングすることを特徴
とするプログラマブルＲＯＭ。 - 【請求項８】 前記メモリセル各々はＮＭＯＳトランジ
スタであることを特徴とする請求項７に記載のプログラ
マブルＲＯＭ。 - 【請求項９】 前記制御信号各々に応答して前記多数の
仮想接地ラインを前記接地電源に選択的に連結する多数
のスイッチをさらに具備することを特徴とする請求項７
に記載のプログラマブルＲＯＭ。 - 【請求項１０】 プレチャージ信号とメモリセルグルー
プを選択するセルグループ選択信号とに応答して前記多
数の仮想接地ライン及び前記多数のビットラインをプレ
チャージするプレチャージング部をさらに含むことを特
徴とする請求項７に記載のプログラマブルＲＯＭ。 - 【請求項１１】 前記セルグループ選択信号と仮想接地
ライン選択信号とに応答して前記メモリセルグループに
含まれた仮想接地ラインのうち一つの仮想接地ラインを
選択する仮想接地ライン選択部と、 前記セルグループ選択信号とビットライン選択信号とに
応答して前記メモリセルグループに含まれたビットライ
ンのうち一つのビットラインを選択するビットライン選
択部とをさらに含むことを特徴とする請求項１０に記載
のプログラマブルＲＯＭ。 - 【請求項１２】 ゲートと、第１電極と、第２電極とを
具備する多数のメモリセルと、 前記多数のメモリセルのゲートに連結される多数のワー
ドラインと、 前記ワードラインにほぼ直交する方向に配置され、前記
多数のメモリセルのうち水平方向に隣接した二つのメモ
リセルの第１電極が共に連結されるビットラインと、 制御信号に応答して接地電源に選択的に連結され、前記
ワードラインにほぼ直交する方向に配置される多数の仮
想接地ラインとを含み、 前記多数のメモリセル各々の第２電極を前記多数の仮想
接地ラインに選択的に連結して前記多数のメモリセルを
所定のロジックレベルにプログラミングすることを特徴
とするプログラマブルＲＯＭ。 - 【請求項１３】 ゲートと、第１電極と、第２電極とを
具備する多数のメモリセルと、 前記多数のメモリセルのゲートと連結される多数のワー
ドラインと、 前記ワードラインにほぼ直交する方向に配置され、前記
多数のメモリセルのうち水平及び垂直方向に隣接した４
つのメモリセルの第１電極が共に連結されるビットライ
ンと、 制御信号に応答して接地電源に選択的に連結され、前記
ワードラインにほぼ直交する方向に配置される多数の仮
想接地ラインとを含み、 前記多数のメモリセル各々の第２電極を前記多数の仮想
接地ラインに選択的に連結して前記多数のメモリセルを
所定のロジックレベルにプログラミングすることを特徴
とするプログラマブルＲＯＭ。 - 【請求項１４】 ゲートと、第１電極と、第２電極とを
具備する多数のセルトランジスタを含むプログラマブル
ＲＯＭで、前記セルトランジスタに２進データを書込む
方法において、 前記ゲート及び前記第１電極をワードライン及びビット
ラインに各々連結する段階と、 前記第２電極を書込む２進データによって、前記接地電
源に選択的に連結される仮想接地ラインに前記第２電極
を選択的に連結する段階とを含むことを特徴とするデー
タ書込み方法。 - 【請求項１５】 前記セルトランジスタに２進データ
“０”を書込むために前記第２電極を前記仮想接地ライ
ンに連結し、２進データ“１”を書込むために前記第２
電極を前記仮想接地ラインからフローティングさせるこ
とを特徴とする請求項１４に記載のデータ書込み方法。 - 【請求項１６】 前記第２電極の前記仮想接地ラインへ
の選択的連結は製造工程のうちコンタクトホール形成段
階で決定されることを特徴とする請求項１４に記載のデ
ータ書込み方法。 - 【請求項１７】 前記第２電極の前記仮想接地ラインへ
の選択的連結は製造工程のうちメタルライン形成段階で
決定されることを特徴とする請求項１４に記載のデータ
書込み方法。 - 【請求項１８】 前記第２電極の前記仮想接地ラインへ
の選択的連結は製造工程のうちビアホール形成段階で決
定されることを特徴とする請求項１４に記載のデータ書
込み方法。 - 【請求項１９】 請求項１４のデータ書込み方法をコン
ピュータで実行可能なプログラムコードで書込んだ記録
媒体。 - 【請求項２０】 ゲートと、第１電極と、第２電極とを
具備する多数のセルトランジスタを含むプログラマブル
ＲＯＭで、前記セルトランジスタに貯蔵された２進デー
タを読出す方法において、 （ａ）前記セルトランジスタの第１電極に連結されたビ
ットラインをハイレベルにプレチャージする段階と、 （ｂ）前記セルトランジスタの第２電極が仮想接地ライ
ンに連結されていれば、前記（ａ）段階でプレチャージ
されたビットラインの電位を前記仮想接地ラインを介し
て接地電源にディスチャージする段階と、 （ｃ）前記セルトランジスタの第２電極が前記仮想接地
ラインに連結されていなければ、前記（ａ）段階でプレ
チャージされたビットラインの電位を維持する段階と、 （ｄ）前記ビットラインの電位をセンシングする段階
と、 （ｅ）前記センシングされたビットラインの電位を基準
電位と比較して比較結果による２進のＲＯＭデータを読
出す段階と、からなることを特徴とするＲＯＭデータ読
出し方法。 - 【請求項２１】 前記（ｅ）段階は、 前記センシングされたビットラインの電位が前記基準電
位より大きければ２進データ“１”を読出す段階と、 前記センシングされたビットラインの電位が前記基準電
位より小さければ２進データ“０”を読出す段階と、か
らなることを特徴とする請求項２０に記載のＲＯＭデー
タ読出し方法。 - 【請求項２２】 ゲートと、第１電極と、第２電極とを
具備する多数のセルトランジスタを含むプログラマブル
ＲＯＭで、前記セルトランジスタに貯蔵された２進デー
タを読出す方法において、 （ａ）前記セルトランジスタの第１電極に連結されたビ
ットラインを供給電源レベルにプレチャージする段階
と、 （ｂ）外部からデータ読出しを要請するクロック信号が
入力されれば内部クロック信号をイネーブルする段階
と、 （ｃ）前記内部クロック信号に応答して前記内部クロッ
ク信号のディセーブル及びセンス信号のイネーブルを制
御する制御信号をディスチャージする段階と、 （ｄ）前記内部クロック信号に応答してワードラインを
イネーブルし、前記ビットラインのプレチャージを中断
する段階と、 （ｅ）前記内部クロック信号に応答して印加される仮想
接地ライン選択信号及びビットライン選択信号によって
選択されたセルトランジスタの第２電極が仮想接地ライ
ンに連結されていれば、前記（ａ）段階でプレチャージ
されたビットラインの電位を前記仮想接地ラインを介し
て接地電源にディスチャージする段階と、 （ｆ）前記選択されたセルトランジスタの第２電極が前
記仮想接地ラインに連結されていなければ前記（ａ）段
階でプレチャージされたビットラインの電位を維持する
段階と、 （ｇ）前記制御信号が所定レベル以下に落ちることに応
答して前記内部クロック信号をディセーブルし、前記セ
ンス信号をイネーブルする段階と、 （ｈ）前記イネーブルされたセンス信号に応答して、前
記選択されたセルトランジスタの第１電極に連結された
ビットラインの電位をセンシングする段階と、 （ｉ）前記（ｈ）段階でセンシングされたビットライン
の電位を基準電位と比較して比較結果による２進のＲＯ
Ｍデータを読出す段階と、からなることを特徴とするＲ
ＯＭデータ読出し方法。 - 【請求項２３】 前記（ｉ）段階は、 前記センシングされたビットラインの電位が前記基準電
位より大きければ２進データ“１”を読出す段階と、 前記センシングされたビットラインの電位が前記基準電
位より小さければ２進データ“０”を読出す段階と、か
らなることを特徴とする請求項２２に記載のＲＯＭデー
タ読出し方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20010020809 | 2001-04-18 | ||
| KR2001-020809 | 2002-04-13 | ||
| KR2002-020234 | 2002-04-13 | ||
| KR10-2002-0020234A KR100468724B1 (ko) | 2001-04-18 | 2002-04-13 | 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002352592A true JP2002352592A (ja) | 2002-12-06 |
Family
ID=26638996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002116586A Pending JP2002352592A (ja) | 2001-04-18 | 2002-04-18 | プログラマブルｒｏｍシステムとメモリセル構造及びデータ書込み及び読出し方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6861714B2 (ja) |
| JP (1) | JP2002352592A (ja) |
| DE (1) | DE10218272B4 (ja) |
| TW (1) | TW594768B (ja) |
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| Publication number | Publication date |
|---|---|
| US6861714B2 (en) | 2005-03-01 |
| DE10218272A1 (de) | 2002-10-31 |
| DE10218272B4 (de) | 2007-09-20 |
| TW594768B (en) | 2004-06-21 |
| US20050122760A1 (en) | 2005-06-09 |
| US7382640B2 (en) | 2008-06-03 |
| US20020179999A1 (en) | 2002-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050218 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070807 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A02 | Decision of refusal |
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