DE69329011T2

DE69329011T2 - Halbleiterspeichergerät mit Prüfmodus

Info

Publication number: DE69329011T2
Application number: DE69329011T
Authority: DE
Inventors: Takashi Inui; Yoshihiro Ogata; Kiyotaka Okuzawa
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-08-12
Filing date: 1993-08-12
Publication date: 2001-03-22
Anticipated expiration: 2013-08-13
Also published as: US5455796A; DE69329011D1; JP3199862B2; TW252219B; KR100314228B1; EP0600160B1; EP0600160A2; EP0600160A3; KR950030163A; JPH0660699A

Description

Diese Erfindung betrifft einen Typ einer Halbleiterspeichervorrichtung. Diese Erfindung bezieht sich insbesondere auf eine Halbleiterspeichervorrichtung des Typs, der im Oberbegriff von Anspruch 1 definiert ist.

STAND DER TECHNIK

Eine Halbleiterspeichervorrichtung dieses Typs ist aus EP-A-0 101 107 bekannt. In dieser Vorrichtung wird eine Belastungsprüfung ausgeführt, indem zur Reduzierung der Prüfdauer ein Belastungspotential an mehrere Zellen oder an mehrere Spalten der Anordnung gleichzeitig angelegt wird.
Bei Halbleiterspeichervorrichtungen wie etwa einem dynamischen RAM (DRAM) können die folgenden zwei Prüfarten ausgeführt werden: die statische Prüfung (Unterbrechungsprüfung), bei dem die Peripherie der Speicherzelle als Prüfgegenstand unverändert bleibt und die Management-Charakteristiken der Speicherzelle geprüft werden; und die dynamische Prüfung, bei der die Umgebungsbedingungen des Speicherzelle als Prüfgegenstand verändert werden, um Zellenstörungen, Defekte der Ziffernleitungen, geringe Leistung der Leseverstärker, schlechte Ausgabeleitungen, usw. zu prüfen.
Dies Erfindung bezieht sich insbesondere auf einen Typ von Halbleiterspeichervorrichtungen, die die letztgenannte dynamische Prüffunktion besitzen.
Der Speicherzellenbereich eines DRAM kann gewöhnlich in kleine Speicherblöcke unterteilt werden, d. h. in Speicherzellengruppierungen, die als Matrizen oder Anordnungen bekannt sind. An jeder der Matrizen wird eine Auswahl und eine Aktivierung sowie das Lesen/Schreiben von Informationen ausgeführt. Dies kann mit Bezug auf das Beispiel des in Fig. 6 gezeigten 4 MB-DRAM erläutert werden.
In diesem Beispiel ist der Speicherbereich in 16 Bereiche unterteilt, die von der Matrix A bis zur Matrix P reichen. Wenn die von außen eingegebene Adresse X = 0, Y = 0 ist, werden unter den zuvor erwähnten Matrizen die vier Matrizen A, E, I und M aktiviert. Wie in Fig. 7(B) gezeigt ist, ist eine Zelle an eine Wortleitung WL und an eine Bitleitung BL angeschlossen. Demzufolge ist, wie in Fig. 7(A) gezeigt ist, eine Matrix insgesamt aus 256 K Bitzellen aufgebaut, die 256 Wortleitungen und 1024 Bitleitungen enthalten. Wenn die Matrix aktiviert wird, wird gemäß der von außen eingegebenen X-Adresse eine Wortleitung aus den 256 Wortleitungen ausgewählt und die Daten der an diese Wortleitung angeschlossenen 1024 Bitzellen werden an die Bitleitungen übertragen. Wenn der Leseverstärker 5A eingeschaltet ist, werden die Daten dieser Zelle verstärkt und die verstärkten Werte werden erneut in die Zellen geladen (Auffrischoperation). Außerdem wird unter den 1024 Leseverstärkern 5A, die an ein Wort (an eine Wortleitung) angeschlossen sind, gemäß der Y-Adresse ein Leseverstärker ausgewählt. Über diesen Leseverstärker wird auf den Datenwert der Zelle zugegriffen (Lesen/Schreiben).
In diesem Fall ist der Leistungsverbrauch des DRAM die Summe der Leistungsverbrauchswerte für die Ansteuerung der X/Y- Adressenpuffer, der X/Y-Decodierer, der Wortleitungen, der Leseverstärker, der Steuerschaltung, usw. Mit Bezug auf die Fig. 8A und 8B kann die Funktionsweise des DRAM vom Standpunkt des Leistungsverbrauchs erklärt werden. Zuerst wird dann, wenn sich das RAS-Signal (ROW ADDRESS STROBE) vom Hochpegel zum Tiefpegel verändert, der Adressenpuffer arbeiten und die von außen eingegebene X-Adresse wird eingespeichert. Anschließend arbeitet der X-Decodierer. Die Wortleitung wird gemäß dieser Adresse ausgewählt und angesteuert (zu diesem Zeitpunkt wird erstmals Leistung verbraucht). Wenn die Wortleitung die Daten der angesteuerten Zelle zur Bitleitung übertragen hat, arbeitet der Leseverstärker, um die Daten der Bitleitung zu verstärken (zu diesem Zeitpunkt findet erneut ein Leistungsverbrauch statt). Mit Hilfe des CAS-Signals wird das Y-Adressensignal eingespeichert, worauf die nächsten Operationen folgen. Wenn die Lese/Schreiboperation der Daten oder die Auffrischoperation beendet sind, geht das RAS-Signal zum Hochpegel; der Adressenpuffer, der Decodierer und die Wortleitung werden zurückgesetzt; die Bitleitung und der Leseverstärker werden neu aufgeladen; und ein Zyklus ist beendet. In dieser Folge von Operationen erfolgt der größte Leistungsverbrauch aufgrund der Ansteuerung der Leseverstärker. Da das Bitleitungspaar an den Leseverstärker angeschlossen ist, findet der Leistungsverbauch dann statt, wenn die Aufladung/Entladung stattfindet.
In einem dynamischen Speicher wird die Information in Form von Ladung aufgezeichnet. Demzufolge geht die Information dann, wenn die Speicherzellen nicht innerhalb eines vorgeschriebenen Zeitintervalls aufgefrischt (neu beschrieben) werden, aufgrund des Kriechverlusts zum Substrat usw. verloren. Die Charakteristiken sind in diesem Fall als tREF (Auffrischzeit, Wartezeit) definiert. Die in diesem Zeitintervall ausgeführte Prüfung ist gewöhnlich als Unterbrechungsprüfung oder dynamische Prüfung bekannt. In der praktischen dynamischen Prüfung wird zu jedem Zeitpunkt eine bestimmte Zelle betrachtet, wobei Schreib/Leseoperationen an den peripheren Zellen ausgeführt werden und wobei Prüfungen ausgeführt werden, ob es eine Veränderung bei der Information der betrachteten Zelle gibt, die durch eine Veränderung in den anderen Zellen, Bitleitungen und durch weitere äußere Faktoren verursacht wird.
Nachfolgend wird eine Erläuterung mit Bezug auf den in den Fig. 8A und 8B gezeigten Ablaufplan der dynamischen Prüfung der Zelle des 4 MB-DRAM gegeben. In diesem Beispiel ist die angenommene Zellenkonfiguration die Konfiguration "mit dem Abstand Wortleitung 1, Bitleitung 1/2". Beim ersten Operationstakt OT1 ändert sich das RAS-Signal und der Pegel "1" wird in die Zellen geschrieben, die an alle Wortleitungen, einschließlich WL0 und WL2, angeschlossen sind. Anschließend wird beim zweiten Operationstakt OT2 der Pegel "0" in die Zellen geschrieben, die an die Wortleitung WL1 angeschlossen sind. Nach der Schreiboperation werden, wenn X = 1 (WL1) ausgewählt ist, die Daten der Zellen gelesen, die an die Wortleitung WL1 angeschlossen sind. Der Wert der Daten wird durch den Leseverstärker verstärkt und wird anschließend erneut geladen. Mit anderen Worten, die dynamische Prüfung wird für die Zellen ausgeführt, die an X = 0, X = 2 (WL0, WL2) angeschlossen sind, wobei deren X-Adressen zueinander sequentiell sind. Anschließend wird beim dritten Operationstakt OT3 die Wortleitung WL1 in einer vorgeschriebenen Zeit (eine Zeit, die durch tREF bestimmt ist, wie etwa 64 ms) für mehrere Zyklen ausgewählt. Dann werden beim vierten Operationstakt OT4 die Daten der Zellen gelesen, die an die Wortleitungen WL0 und WL2 angeschlossen sind. Es wird eine Überprüfung ausgeführt, ob der Datenwert, der ursprünglich als "1" geladen wurde, "1" geblieben ist oder sich zu "0" verändert hat. Wenn er sich zu "0" verändert hat, bedeutet dies, daß die Daten beschädigt worden sind.
Beim Zyklus des fünften Operationstakts OT5 und des sechsten Operationstakts OT6 wird für die Zellen, die nicht der Prüfgegenstand sind, die Auffrischoperation ausgeführt und der ursprüngliche Wert wird für die Zellen zurückgesetzt, die in der dynamischen Prüfung verwendet wurden, d. h. in diesem Beispiel die Zellen der Wortleitung WL1.
In diesem Beispiel sind die Matrizen, die gleichzeitig aktiviert werden, vier Matrizen, d. h. ein Viertel der 16 Matrizen. Demzufolge wird die Prüfung außerdem für die restlichen drei Viertel der Matrizen ausgeführt. Bei dieser Prüfung wird die meiste Zeit nicht für die Lese/Schreiboperation der Zellen benötigt, sondern als Periode der dynamischen Operation verwendet, die durch ein Produkt aus tREF und der Anzahl der Auffrischzyklen (256 · 4) bestimmt ist. Für 64 MB beträgt die Prüfdauer 64 ms · 8 K Zyklen = 512 s. Dies stellt ein Problem dar.
Zur Verkürzung der Prüfdauer der dynamischen Prüfung ist ein Verfahren vorgeschlagen worden, bei dem die ungeradzahligen oder die geradzahligen X-Adressen (Wortleitungen) zur gleichen Zeit ausgewählt werden, d. h. jede zweite Wortleitung ausgewählt wird.
Fig. 7(A) erläutert das Diagramm eines Abschnitts für den Fall, wenn jede zweite Wortleitung ausgewählt ist. In diesem Fall sind beispielsweise die geradzahligen Wortleitungen WL0, WL2, WL4, ..., WL256 zur gleichen Zeit ausgewählt; für die Zellen, die an die ungeradzahligen Leitungen angeschlossen sind, wie etwa WL1, wird die Prüfung auf Beschädigung der Daten im Speicher ausgeführt, die durch Störungen von den benachbarten Wortleitungen WL0 und WL2 verursacht werden. Da abwechselnd Gruppen von mehreren Wortleitungen ausgewählt sind, kann die Dauer der dynamischen Prüfung verkürzt werden.
Wenn in der herkömmlichen Konfiguration "mit dem Abstand Wortleitung 1, Bitleitung 1/2" abwechselnd Gruppen von mehreren Wortleitungen ausgewählt werden, kann die Prüfdauer verkürzt werden. Für Speicherzellen mit hoher Speicherdichte (über 64 MB) scheint jedoch vom Standpunkt der Zellenkonfiguration der Abstand der Bitleitung von 1/4 nützlicher zu sein als der Abstand der Bitleitung von 1/2. In diesem Fall beinhaltet bei der dynamischen Prüfung die Bestimmung der Konfiguration der benachbarten Zellen zusätzlich zu den beiden benachbarten Leitungen der Zelle außerdem die Berücksichtigung des Zellenlayouts. Wenn beispielsweise in dem in Fig. 7A gezeigten Beispiel die dynamische Prüfung für die Zellen ausgeführt wird, die an die Wortleitung WL5 angeschlossen sind, haben die Wortleitungen WL2, WL3, WL4 sowie WL6, WL7 und WL8 Einfluß auf die Zelle. Demzufolge kann dann, wenn jede zweite Wortleitung ausgewählt wird, in diesem Fall die Prüfung nicht für die Zellen ausgeführt werden, die an die Wortleitungen WL3 und WL7 angeschlossen sind. Dies ist nicht erwünscht.
Außerdem ist bei der herkömmlichen dynamischen Prüfung, bei der eine Wortleitung ausgewählt wird, die Prüfdauer sehr lang. Wenn andererseits mehrere Wortleitungen ausgewählt werden, wird der momentane Strom sehr groß. Beides ist problematisch.
Aus US-A-4.984.215 ist eine Halbleiterspeichervorrichtung bekannt, die übermäßige Ströme durch ihre Bitleitungen vermeidet, wenn während der Initialisierung der Vorrichtung Wortleitungen ausgewählt sind. Die Vorrichtung umfaßt eine Initialisierungsschaltung, die auf ein Initialisierungssignal reagiert, um alle Bitleitungen der Vorrichtung auf einen im voraus definierten Pegel zu setzen, und um zu veranlassen, daß eine Wortleitung, die durch die Ausgänge eines Zeilenadressendecodierers ausgewählt ist, im aktiven Zustand ist, und um anschließend zu veranlassen, daß die anderen Wortleitungen der Vorrichtung nacheinander im aktiven Zustand sind. Als Ergebnis werden die Speicherzellen der Vorrichtung wortleitungsweise nacheinander initialisiert.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Zweck dieser Erfindung besteht darin, den Leistungsverbrauch bei der dynamischen Prüfung zu verringern.
Die Erfindung schafft einen Typ einer Halbleiterspeichervorrichtung mit den Merkmalen von Anspruch 1. Gemäß den Merkmalen des abhängigen Anspruchs 5 werden mehrere Wortleitungen ausgewählt und unter Berücksichtigung der gegenseitigen Störung entsprechend dem Elementisolationslayout der Speicherzellen nahezu gleichzeitig angesteuert. Dadurch kann die spezifische dynamische Prüfung gemäß dem Elementisolationslayout ausgeführt werden.
Da die ausgewählten Wortleitungen im eingeschalteten Zustand bleiben, während die Wortleitungen nacheinander ausgewählt werden, kann ein Anstieg des Leistungsverbrauchs, der mit der neuen Operation des Leseverstärkers einhergeht, unterdrückt werden, so daß der Leistungsverbrauch verringert werden kann.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist eine Darstellung, die das Verfahren der Speicherzellenansteuerung in der Halbleiterspeichervorrichtung in dieser Erfindung erläutert.
Fig. 2 ist ein Schaltplan des Decodierers in der Halbleiterspeichervorrichtung von Fig. 1.
Fig. 3 zeigt das Elementisolationslayout des Entwurfs mit dem Abstand Wortleitung 1, Bitleitung 1/2, der in dieser Erfindung als ein Beispiel des Prüfverfahrens der Halbleiterspeichervorrichtung verwendet wird.
Fig. 4 zeigt das Elementisolationslayout des Entwurfs mit dem Abstand Wortleitung 1, Bitleitung 3/4, der in dieser Erfindung als ein weiteres Beispiel des Prüfverfahrens der Halbleiterspeichervorrichtung verwendet wird.
Die Fig. 5A und 5B zeigen das Operationstaktdiagramm des DRAM als ein Anwendungsbeispiel in dieser Erfindung.
Fig. 6 zeigt die allgemeine Layoutkonfiguration der Halbleiterspeichervorrichtung.
Fig. 7A ist ein ausführliches Konfigurationsdiagramm einer Matrix in der in der Fig. 6 gezeigten Halbleiterspeichervorrichtung.
Fig. 78 ist eine Darstellung, die eine Speicherzelle der in der Fig. 7A gezeigten Matrix zeigt.
Die Fig. 8A und 8B zeigen das Taktdiagramm im Prüfverfahren der Halbleiterspeichervorrichtung im herkömmlichen Schema.
Die Bezugszeichen, die in der Zeichnung gezeigt sind, bedeuten
1 Block der Speichermatrixanordnung
2 Bitleitungsgruppe
3 Wortleitungsgruppe
5 Leseverstärker
7 X-Decodiererschaltung

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

In der folgenden Beschreibung wird die Halbleiterspeichervorrichtung dieser Erfindung mit Bezug auf deren Ausführungsformen genauer erläutert.
Fig. 1 zeigt die Konfiguration der Speicherzelle in einer Ausführungsform dieser Erfindung.
Die Größe der Speicherzellen in jeder Matrix beträgt 256 KB, wie durch die Bitleitungsgruppe 2, die aus 1024 Bitleitungen besteht, und die Wortleitungsgruppe 3, die aus 256 Wortleitungen besteht, definiert ist. Die 1024 Bitleitungspaare BLO, NBLO (wobei N den umgekehrten Zustand darstellt, in der Figur repräsentiert ein Strich über BL den umgekehrten Zustand), ..., BL1023, NBL1023 sind an die Leseverstärkergruppe 5 angeschlossen, die aus 1024 Leseverstärkern SA0, SA1, ..., SA1023 besteht.
256 Wortleitungen WL0, WL1, ..., WL255 sind an die X-Decodiererschaltung 7 angeschlossen.
Fig. 2 ist ein ausführlicher Schaltplan der X-Decodiererschaltung 7.
Die X-Decodiererschaltung 7 besteht aus den UND-Gattern des ersten Abschnitts 7A1, 7A2, ..., 7A64, den ODER-Gattern des zweiten Abschnitts 7B-1, 7B-2, ..., 7B-64 sowie aus der UND- Gattergruppe des dritten Abschnitts 7C1, 7C2, ..., 7C64.
256 Wortleitungen WL0, WL1, ..., WL255 sind an die UND-Gattergruppe des dritten Abschnitts 7C1, ..., 7C64 angeschlossen. Jede der UND-Gattergruppen des dritten Abschnitts ist aus vier parallelgeschalteten UND-Gattern aufgebaut, wie etwa 7C1-1, 7C1-2, ..., 7C1-4.
Die Fig. 1 und 2 erläutern Beispiele, wenn die Wortleitungen im Abstand von 4 Leitungen gleichzeitig ausgewählt sind.
In dem in Fig. 1 gezeigten Beispiel wird der Pegel "1" als Anfangswert für alle Zellen geschrieben. Anschließend wird z. B. der Pegel "0" als Datenwert in alle Zellen geschrieben, die an WL1, WL5, WL9, ..., WL253 angeschlossen sind. Anschließend wird für diese Vorrichtung eine spezielle Betriebsart ausgeführt. Diese spezielle Betriebsart wird z. B. gestartet, wenn an einen vorgeschriebenen Eingabestift eine Hochpegelspannung angelegt wird.
Um die dynamische Prüfung auszuführen wird die Wortleitung WL1 ausgewählt und angesteuert. Zu gleichen Zeit werden außerdem die Wortleitungen WL5, WL9, ..., WL253 angesteuert. In diesem Fall wird die dynamische Prüfung für die Zellen ausgeführt, die an den nicht ausgewählten Wortleitungen angeschlossen sind. Anschließend werden die Daten der Zellen, die an die nicht ausgewählten Wortleitungen angeschlossen sind, d. h. WL0, 2, 3, 4, 6, ..., 252, 254, 255 gelesen und überprüft, um festzustellen, ob sie fehlerhaft sind.
Dann wird für die Wortleitungen WL0, WL2, WL3 die selbe Prüfung wie für die Wortleitung WL1 ausgeführt.
Fig. 2 kann verwendet werden, um die Einzelheiten der Funktionsweise der Routinebetriebsart bzw. der Betriebsart der dynamischen Prüfung darzustellen.
In der Routinebetriebsart wird mit Hilfe des ersten Vordecodierungssignals XFH0, XFH1, ..., FFH11, d. h. der X-Adresse von einem Vordecodierer (der in dieser Figur nicht gezeigt ist) ein Gatter der entsprechenden UND-Gatter 7A1, 7A2, ..., 7A64 ausgewählt und der Ausgang geht zum Hochpegel. Wenn z. B. die X-Adresse 0 ist (FHO), wird lediglich der Ausgang 7A1 zum Hochpegel.
In der Routinebetriebsart geht das Mehrwort-Steuersignal zum Tiefpegel; somit wird lediglich der Ausgang 7B1 zum Hochpegel. Gemäß der von außen eingegebenen X-Adresse geht außerdem vom Vordecodierungssignal XFL0 eines der drei Signale zum Hochpegel; da die X-Adresse 0 wird, wird lediglich der Ausgang 7C1-1, d. h. die Wortleitung WL0 ausgewählt und zum Hochpegel angesteuert.
Andererseits bezieht sich in der Betriebsart der dynamischen Prüfung die Auswahl der UND-Gatter 7A1, ..., 7A64 nicht auf das erste Vordecodierungssignal XFH0, XFH1, ..., XFH11. Das heißt, wenn vom Vordecodierer ein Mehrwort-Steuersignal ausgegeben wird und das Mehrwort-Steuersignal zum Hochpegel geht, werden die ODER-Gatter 7B-1, 7B-2, ..., 7B-64 gleichzeitig ausgewählt.
Wenn die ODER-Gatter 7B-1, 7B-2, ..., 7B-64 gleichzeitig ausgewählt werden, werden die UND-Gatter, die den UND-Gattergruppen 7C1, 7C2, ..., 7C64 entsprechen, mit Hilfe des zweiten 4 Bit-Vordecodierungssignals XFLO-3 vom Vordecodierer aktiviert und die Wortleitungen WL, die an diese UND-Gruppen angeschlossen sind, werden gleichzeitig ausgewählt.
Wenn z. B. die X-Adresse 0 ist, d. h., wenn das zweite Vordecodierungssignal XFL0 eingegeben wird, werden die Wortleitungen WL0, WL4, WL8, ..., WL252 gleichzeitig ausgewählt.
Fig. 3 zeigt das Elementisolationslayout der Speicherzellen als ein Beispiel des Abstands "Wortleitung 1, Bitleitung 1/4 (Viertel)". In diesem Beispiel ist die Draufsicht eines DRAM mit "Stack-in-trench"-Aufbau ("Stapel im Graben") gezeigt, wobei acht "Stack-in-trench"-Aufbauten 51-58 mit der Form der Homeebene eines Baseballfeld gebildet sind und Modusbereiche 61, 62 an verschiedenen Stellen in Richtung der Bitleitung und mit dem Bitleitungskontakt 81 in der Mitte gebildet sind. In diesem Fall ist die Bitleitung BL in einer Richtung im rechten Winkel zur Wortleitung WL angeordnet.
Bei diesem Layout mit dem Abstand Wortleitung 1, Bitleitung 1/4 bedeutet eine Verschiebung von einer Wortleitung eine Verschiebung in Richtung der Bitleitung von lediglich 1/4 Leitung.
Wie obenstehend dargestellt ist, kann in dem in Fig. 3 gezeigten Beispiel dann, wenn die Wortleitung WL5 ausgewählt ist und angesteuert wird, die dynamische Prüfung nicht nur für die benachbarten Wortleitungen WL4 und WL6, sondern außerdem für die Wortleitungen WL2, WL3 und WL7, WL8 ausgeführt werden.
Da in diesem Beispiel 64 Leitungen an Stelle einer Leitung gleichzeitig ausgewählt werden können, kann die Prüfdauer um einen Faktor 64 verkürzt werden.
Für die hier vorgestellte gleichzeitige Auswahl und Ansteuerung der Wortleitungen ist es notwendig, dies im Zusammenhang mit dem Layout der Speicherzellen zu betrachten. Fig. 4 zeigt das Layout im Entwurf "mit dem Abstand Wortleitung 1, Bitleitung 3/4" als eine weitere Ausführungsform dieser Erfindung. Bei diesem Layout mit dem Bitleitungskontaktabschnitt 121 in der Mitte ist der Modusbereich 111 bis zu den Wortleitungen WL2, WL3 erweitert, die unter einem Winkel von ungefähr 45º zu den mehreren Wortleitungen WL und zu den mehreren Bitleitungen (nicht gezeigt) angeordnet sind, die senkrecht zu diesen Wortleitungen WL verlaufen. Die Spitze der Erweiterung verläuft parallel zur Bitleitung. Mit anderen Worten ist der Modusbereich gebildet, indem er zwischen der Wortleitung WL, die senkrecht und benachbart zur Wortleitung WL [sic] verläuft, und deren benachbarten Wortleitung WL [sic] erweitert ist, wie etwa zwischen der Wortleitung WL3, die zwischen der Wortleitung WL1 und der Wortleitung WL3 verläuft, und der Wortleitung WL4.
Die Stack-in-trench-Bereiche 131, 132 sind in Kontaktbereichen 141, 142 an der Spitze der Modusbereiche gebildet, die sich zueinander parallel ausdehnen. Die Stack-in-trench-Bereiche 133, 134 sind zwischen benachbarten Modusbereichen 111, 112 gebildet und sie sind parallel zu diesen Modusbereichen 111, 112.
Wie obenstehend mit Bezug auf die Fig. 1 und 2 erläutert wurde, wird bei diesem Typ mit dem Abstand "Bitleitung 3/4" die gleichzeitige Auswahl der Wortleitungen beispielsweise mit einem Abstand von zwei Leitungen ausgeführt.
Da gleichzeitig mehrere Wortleitungen mit einem Abstand von zwei Leitungen ausgewählt werden, kann die dynamische Prüfung auf 2/256 = 1/128 verkürzt werden.
Die Fig. 5A und 5B erläutern das Verfahren, das als eine Ausführungsform dieser Erfindung zur Verringerung des Leistungsverbrauchs bei der dynamischen Prüfung verwendet wird.
Die Grundidee ist folgende: in den vorhergehenden Beispielen werden in einer Matrix mehrere Wortleitungen zur selben Zeit ausgewählt. Wenn die Auswahl mit einer geringen zeitlichen Verschiebung ausgeführt wird anstatt alle zur selben Zeit auszuwählen, kann der Spitzenstrom des verbrauchten Stroms und der (gesamte) verbrauchte Strom der Leseverstärker verringert werden. Es folgt eine genaue Erklärung dieses Schemas.
In diesem Fall kann die Erklärung mit Bezug auf Fig. 1 erfolgen.
Am ersten Operationstakt OT1 wird in alle Zellen "1" geschrieben. In diesem Fall beträgt die Taktdauer für einen Zyklus des RAS-Signals 110 ns.
Am zweiten Operationstakt OT2 werden die Wortleitungen mit einem Intervall von 4 Wortleitungen ausgewählt. Die Auswahl erfolgt in der Folge der Wortleitungen WL1, WL5, ..., WL253. Der Datenwert "0" wird in die Zellen geschrieben, die an die Wortleitungen angeschlossen sind.
Am dritten Operationstakt wird die dynamische Prüfung ausgeführt. Zu diesem Zeitpunkt wird die Auffrischung in der gewählten Folge der Wortleitungen WL1, WL5, WL9, ..., WL253 ausgeführt (mit Bezug auf den Zyklus von OT3-1 bis OT3-253). Im Routinebetrieb wird nach der Auswahl der Wortleitung WL1 dann, wenn die Wortleitung WL5 ausgewählt ist, die Auswahl der Wortleitung WL1 aufgehoben und eine Tiefpegelspannung wird angelegt. In diesem Beispiel jedoch wird, selbst für die andere Wortleitung WL1, der Zustand ohne Rücksetzen auf dem Hochpegel beibehalten. Für den Leseverstärker werden gewöhnlich Ansteuerung und Voraufladung in jedem Zyklus synchron mit dem RAS-Signal ausgeführt. In diesem Fall jedoch wird die Operation anders. Nach dem Rücksetzen der Wortleitung WL1 wird, obwohl der Leseverstärker genauso wie im Routinefall angesteuert wird, die Wortleitung WL1 nicht zurückgesetzt während die Wortleitung WL5 angesteuert wird, und der Leseverstärker wird außerdem ohne Voraufladung im angesteuerten Zustand gehalten. Auf diese Weise ist es möglich, den Leistungsverbrauch zu unterdrücken, wenn die Wortleitung ausgewählt wird und die dynamische Prüfung ausgeführt wird. Die Gesamtdauer der Periode des dritten Operationstakts OT3 beträgt 110 ns · 64, und die Summe beträgt für die vier Schritte ungefähr 7 us.
Im vierten Operationstakt OT4 wird die Auffrischung für eine Dauer von 64 ms ausgeführt und die dynamische Prüfung wird durchgeführt.
Im fünften Operationstakt beginnt das System die Betriebsart, in der die dynamische Prüfung beendet wird. Alle Wortleitungen, die im ersten Schritt OT5-1 ausgewählt wurden, werden langsam gelöscht (OFF). Dies dient der Verringerung des Leistungsverbrauchs. In den späteren Schritten OT5-2, usw. werden die Wortleitungen WL2, WL3, WL4, WL6, ..., WL256 ausgewählt und es wird für die Zellen, die an sie angeschlossen sind, die Auffrischung ausgeführt.
Im sechsten Operationstakt wird für WL2, WL3, WL4, WL6, ..., WL256 ein Lesen ausgeführt. Wenn der ausgelesene Datenwert "1" ist, wird das Ergebnis der dynamischen Prüfung als normal angesehen. Wenn andererseits "0" gelesen wird, werden die Daten als fehlerhaft angesehen. In diesem Anwendungsbeispiel kann die Dauer der dynamischen Prüfung fast 64-fach verkürzt werden (527 s/64 = ungefähr 8,3). Da die Leseverstärker nicht zurückgesetzt werden, kann der Leistungsverbrauch der Leseverstärker verringert werden.
Im Obenstehenden wurde diese Erfindung mit Bezug auf die Anwendungsbeispiele des DRAM erklärt. Das Prüfverfahren der Halbleiterspeichervorrichtung in dieser Erfindung ist natürlich nicht auf sie beschränkt.
Wie obenstehend erklärt wurde, kann diese Erfindung den Leistungsverbrauch bei der dynamischen Prüfung verringern.

Claims

1. Halbleiterspeichervorrichtung, mit:

Speicherzellen, die in einer Matrixkonfiguration angeordnet sind;

Bitleitungen (2) und Wortleitungen (3), die an die Speicherzellen angeschlossen sind, um die Speicherzellen auszuwählen;

Leseverstärkern (5), die an die Bitleitungen (2) angeschlossen sind; und

einer Decodiererschaltung (7), die an die Wortleitungen (3) angeschlossen sind, wobei in einer Testbetriebsart die Decodiererschaltung (7) wahlweise mehrere der Wortleitungen (3) nahezu gleichzeitig mit einem vorgeschriebenen Intervall ansteuert;

dadurch gekennzeichnet, daß die Leseverstärker, die sich in einem Ansteuerungszustand befinden, während der Zeit, in der die mehreren Wortleitungen (3) angesteuert werden, nicht zurückgesetzt werden, wodurch der Leistungsverbrauch verringert wird.

2. Vorrichtung nach Anspruch 1, wobei ein Mehrwort- Steuersignal und zweite Vordecodierungssignale in die Decodiererschaltung (7) eingegeben werden und dazu verwendet werden, die Wortleitungen, die angesteuert werden, auszuwählen.

3. Vorrichtung nach Anspruch 2, wobei die Decodiererschaltung (7) ferner umfaßt:

erste UND-Gatter (7A1, ..., 7A64), wovon jedes Eingänge besitzt, die mit ersten Vordecodierungssignalen verbunden sind;

ODER-Gatter (7B-1, ..., 7B-64), wovon jedes mit einem Eingang an einen Ausgang eines der ersten UND-Gatter (7A1, ..., 7A64) angeschlossen ist und wovon jedes mit dem Mehrwort- Steuersignal verbunden ist;

zweite UND-Gatter (7C1-1, ..., 7C64-4), wovon jedes mit einem Eingang an einen Ausgang eines der ODER-Gatter (7B-1, 7B-64) angeschlossen ist und wovon jedes mit einem Eingang mit wenigstens einem der zweiten Vordecodierungssignale verbunden ist, wobei ein Ausgang jedes der zweiten UND-Gatter (7C1-1, ..., 7C64-4) an eine der Wortleitungen (3) angeschlossen ist.

4. Vorrichtung nach Anspruch 1, wobei die Vorrichtung ferner ein Elementisolationslayout der Speicherzellen umfaßt.

5. Vorrichtung nach Anspruch 4, wobei das vorgeschriebene Intervall zwischen den wahlweise angesteuerten Wortleitungen der Ausbreitungsverzögerung durch das Elementisolationslayout entspricht.