DE1524156B2

DE1524156B2 - Digitale elektronische recheneinrichtung

Info

Publication number: DE1524156B2
Application number: DE1966J0030940
Authority: DE
Inventors: Roy William Bracknell Berkshire Mitchell (Großbritannien)
Original assignee: International Computers And Tabulators Ltd., London
Priority date: 1965-06-01
Filing date: 1966-05-27
Publication date: 1977-02-03
Also published as: US3496345A; GB1088354A; DE1524156A1

Description

muß.

Dies wird gemäß vorliegender Erfindung dadurch erreicht, daß die Ziffern an einer jeden von zwei Zahlen der Einrichtung nacheinander in der Reihenfolge steigender Bedeutung dargeboten werden, daß für jede Ziffer Bits mit aufeinanderfolgend höherer Bedeutung den Addierelementen über Verzögerungselemente aufeinanderfolgend größerer Verzögerungen aufgegeben werden, so daß die Bits die Addierelemente etwa synchron mit den pulsierenden Überträgen erreichen, und daß die Ausgänge aus den Addierelementen einem Ausgangskanal über Verzögerungselemente aufeinanderfolgend geringerer Verzögerungen komplementär zu den aufeinanderfolgend höheren Verzögerungen aufgegeben werden.

Die Verzögerungselemente ermöglichen, daß die . Addition eines jeden Paares von aus mehreren Bits bestehenden Ziffern durch den Addierer in einer Welle synchron zu den pulsierenden Überträgen fortschreiten kann, und daß somit eine Vielzahl solcher Wellen im Addierer im gleichen Augenblick vorhanden ist. Die Addition aufeinanderfolgender Ziffern ist deshalb zeitlich überlappt, was zu einer hohen effektiven Verarbeitungsgeschwindigkeit führt, ohne daß die baulichen Einrichtungen wesentlich erhöht werden müßten. Obgleich somit im Falle vorliegender Erfindung jede einzelne Ziffer verhältnismäßig langsam verarbeitet wird. — die Geschwindigkeit wird durch die Zeit festgelegt, die ein Übertragsbit benötigt, um die gesamte Kette von Addierelementen zu durchlaufen — ist die effektive Verarbeitungsgeschwindigkeit wesentlich höher, da die Verarbeitung aufeinanderfolgender Ziffern mit Überlappung vor sich geht.

Nachstehend wird ein Ausführungsbeispiel der j Erfindung in Verbindung mit der Zeichnung erläutert. j F i g. 1 zeigt schematisch einen vierstelligen Serien-Parallel-Addiererund :

F i g. 2 schematisch die logische Anordnung eines Übertragssignalgenerators des Addierers.
! In Fig.'l werden elektrische Signale, die die Ziffern ; zweier mehrzifferiger Zahlen darstellen, welche miteinander addiert werden sollen, dem Eingang einer j Addierschaltung durch Eingangskanäle 1 und 2 zugeführt. Die Ziffern χ der einen Zahl werden serienweise j längs des Kanals 1 und die Ziffern y der anderen Zahl serienweise längs des Kanals 2 eingeführt, wobei die Ziffern in jedem Kanal in aufsteigender Stellenwertigkeit in aufeinanderfolgenden Ziffernperioden zugeführt werden. Die Ziffern der beiden Zahlen, die den entsprechenden Kanälen 1 und 2 in einer beliebigen Ziffernperiode aufgegeben werden, haben die gleiche Stellenwertigkeit. Die Ziffern χ und y werden in Form von Bits *o, Jri, X2, xz undyo,yi,y₂,y$ dargestellt, und jeder Kanal ist mit getrennten Leitungen versehen, um die elektrischen Signale, die jedes der Bits der Ziffern darstellen, zu führen. :

Somit werden die Ziffern der Zahlen serienweise und die Bits der Ziffern parallel eingespeist. Die Bits xo und yo der geringsten Wertigkeit werden einem Binäraddierer 4 zugeführt, der ein Summenbitsignal Sq und ein Übertragssignal Q erzeugt Die Bits x\ und y\ der nächsthöheren Wertigkeit werden durch Verzögerungselemente 5 und 6 geleitet und zusammen mit dem Übertragssignal Q einem Binäraddierer 7 aufgegeben, der ein Summenbitsignal S\ und ein Übertragssignal C₂ erzeugt. Die durch die Elemente 5 und 6 eingeführte Verzögerung ist gleich der Betriebszeit des Binäraddierers 4, so daß die verzögerten Bits x\ und y\ dem Binäraddierer 7 gleichzeitig mit dem Übertragssignal Q aufgegeben werden. Die Bits X₂ und 72 werden durch Verzögerungselemente 11, 12 verzögert und gleichzeitig mit dem Übertragssignal C2 einem Binäraddierer 8 aufgegeben, damit ein Summenbitsignal S2 und ein Übertragssignal d erzeugt wird. Die höchstwertigen Ziffern X3 und /3 werden durch Verzögerungselemente 13, 14 verzögert und gleichzeitig mit dem Übertragssignal C₃ in einen Binäraddierer 9 eingespeist, um ein Summenbitsignal S3 zu erzeugen.

Das Summenbitsignal So wird durch das Verzögerungselement 15 um ein Zeitintervall gleich den gesamten Betriebszeiten der Binäraddierer 7, 8 und 9 verzögert und dann längs einer ersten Leitung eines Vierleitungs-Ausgangskanals 10 geführt. Das Summenbitsignal Si wird durch ein Verzögerungselement 16 um ein Zeitintervall gleich den gesamten Betriebszeiten der Binäraddierer 8 und 9 verzögert und dann längs einer zweiten Leitung des Ausgangskanals 10 geführt. Das Summenbitsignal S₂ wird durch das Verzögerungselement 17 um ein Zeitintervall gleich der Betriebszeit des Binäraddierers 9 verzögert und dann längs einer dritten Leitung des Ausgangskanals 10 geführt. Das Summenbitsignal S3 aus dem Binäraddierer wird direkt in eine vierte Leitung des Ausgangskanals 10 geführt. Wenn jeder der Binäraddierer 4, 7,8 und 9 eine Betriebszeit f besitzt, verzögern die Verzögerungselemente 5, 6, 17 die hindurchlaufenden Signale um die Zeitdauer f, die Verzögerungselemente 11,12,16 verzögern die Signale um die Zeitdauer 2r und die Verzögerungselemente 13, 14,15 verzögern die Signale um die Zeitdauer 3f. Daraus ergibt sich, daß das Gesamtzeitintervall zwischen dem Auftreten von acht Signalen, die zwei Bits gleicher Stellenwertigkeit auf den beiden Eingangskanälen 1 und 2 und das Austreten des resultierenden Summenbitsignals auf dem Ausgangskanal 10 den Wert 4f hat, unabhängig davon, welcher Binäraddierer die Signale verarbeitet.

Da die Bits der beiden Ziffern x, y, die miteinander addiert werden sollen, gleichzeitig parallel in einer einzigen Ziffernperiode auf den Eingangskanälen aufgegeben werden, treten die Summenbitsignale So, Si, S₂, S3 gleichzeitig auf den vier Leitungen des Ausgangskanals 10 auf.

Die beiden Eingangskanäle 1, 2 sind auch mit einer Übertragsgeneratorschaltung 3 verbunden, die eine logische Schaltung (in F i g. 2 gezeigt) aufweist, weiche so ausgebildet ist, daß sie ein Übertragssignal G> erzeugt, wenn die Addition der beiden Ziffern einer Stelle einen Übertrag in die nächsthöhere Stelle erfordert. Die Übertragsgeneratorschaltung 3 ist so ausgelegt, daß sie das Übertragssignal Co erzeugt, bevor alle Summenbitsignale, die sich aus der Addition eines Eingangsziffernpaares ergeben, erzeugt worden sind. Deshalb kann das nächste Paar von Ziffern der beiden miteinander zu addierenden Wörter längs der Eingangskanäle 1 und 2 geführt werden, bevor alle Summenbitsignale der vorausgehenden Ziffer erzeugt worden sind. Vorzugsweise wird das Übertragssignal Q erzeugt und dem Binäraddierer 4 aufgegeben, sobald der Binäraddierer 4 die Verarbeitung der Bits xo, yo der Ziffern abgeschlossen hat, die Anlaß zu dem Übertrag Cö gegeben haben. Damit kann die Geschwindigkeit der Einführung von Ziffern in den Addierer so gewählt werden, daß das Zeitintervall zwischen aufeinanderfolgenden Ziffernperioden etwa gleich der Betriebszeit der einzelnen Binäraddierer ist.

Im folgenden wird die Arbeitsweise der Übertrags-

generatorschaltung 3 näher erläutert. Eine erste Bedingung für das Auftreten eines Übertrages von einer Mehrbitziffernstelle zu der nächsthöheren Stelle bei einer Summierung der beiden Ziffern besteht darin, daß die Binärbits in wenigstens einer Stellenbitsteilung beider Ziffern den Wert »1« und in jeder höheren Stellenbitstellung das Binärbit der einen oder der anderen Ziffer den Wert »1« besitzt. Eine zweite Bedingung, die Anlaß zu einem Übertrag geben kann, besteht darin, daß in jeder Stellenbitstellung das Binärbit der einen oder anderen Ziffer den Wert »1« besitzt. Für die zweite Bedingung tritt ein Übertrag nur auf, wenn ein Übertrag in diese Ziffernstelle von der nächstniedrigeren Ziffernstelle vorhanden ist.

Die logische Anordnung der Übertraggeneratorschaltung 3 besteht vorzugsweise aus einem Serienparallelwandler 18, der von einer logischen Schaltung 17 (vgl. F i g. 2) gesteuert wird. Wenn die Eingangsziffern χ und y die erste Übertragbedingung ergeben, erzeugt die Schaltung 17 ein Startübertragsignal auf der Leitung 11, das einem ODER-Glied 12 des Serienparallelwandlers aufgegeben wird, damit ein Übertragausgangssignal G, auf der Leitung 13 entsteht." Eine Umlauf schleife ist zwischen der Leitung 13 und der Leitung 11 über ein UND-Glied 14 vorgesehen, das durch die Taktgebersignale gesteuert wird, die auf die Leitung 15 aufgegeben werden. Wenn die Eingangsziffern die zweite Übertragsbedingung ergeben, wird ein logisches Haltesignal auf der Leitung 16 durch die Schaltung 17 erzeugt, das dem UND-Glied 14 aufgegeben wird. Das logische Haltesignal öffnet das Glied 14 und das Übertragsignal wird, wenn ein solches Übertragsignal durch die Ziffern der nächstniedrigeren Stelle erzeugt worden ist, wiederholt in Umlauf gesetzt und zeitlich so eingeteilt, daß es auf der Leitung 13 rechtzeitig mit den Ziffern der nächsthöheren Stelle erscheint. Wenn jedoch kein Übertragsignal durch die Ziffern der nächstniedrigeren Stelle erzeugt worden ist, läuft kein Signal durch das geöffnete Glied 14 und es wird kein Übertrag vorgenommen.

Das Startübertragsignal und das logische Haltesignal werden von der Schaltung 17 auf Grund des folgenden logischen Vorgangs erzeugt. Wenn

45 und die logischen Funktionen UND (A) und ODER (O) der entsprechenden Bitpaare wie folgt sind

Ar = Xr&. y_r Or= XrV y_r

ergibt sich für das logische Haltesignal H = O₀ & Os & O₂ & O₃ und für das Startübertragsignal

S = (A₀ & O, & O₂ & Q₅)
V(A^ & O₂ 8c O₃) V(A₂ & O₃) VA₃

In der logischen Schaltung 17 werden die Bits xo, yo eines Paares von Ziffern χ und y auf Eingangskanälen 1 und 2 einem ODER-Glied 19 und einem UND-Glied 20 aufgegeben. Die Bits x\ und y\ werden einem ODER-Glied 21 und einem UND-Glied 22 aufgegeben. Die Bits X₂ und /2 werden einem ODER-Glied 23 und einem UND-Glied 24 und die Bits X₃ undy₃ einem ODER-Glied 25 und einem UND-Glied 26 zugeführt. Die Ausgänge des UND-Gliedes 20 und der ODER-Glieder 21, 23, 25 werden einem UND-Glied 27 aufgegeben. Die Ausgänge des UND-Gliedes 22 und der ODER-Glieder 23, 25 werden einem UND-Glied 28, die Ausgänge des UND-Gliedes 24 und des ODER-Gliedes 25 einem UND-Glied 29 und der Ausgang des UND-Gliedes 26 dem einzigen Eingang des UND-Gliedes 30 zugeführt. Die Ausgänge der UND-Glieder 27, 28, 29, 30 werden an ein ODER-Glied 31 gelegt, das das Startübertragsignal 5 auf der Leitung 11 erzeugt.

Die Ausgänge der ODER-Glieder 19, 21, 23 und 25 werden auch einem UND-Glied 32 aufgegeben, das das logische Haltesignal //auf der Leitung 16 erzeugt.

Vorstehend wurde eine Ausführungsform der Erfindung in Verbindung mit einem Vierstellen-Addierer beschrieben, die Erfindung kann jedoch auch für Addierer mit größerer oder kleinerer Anzahl von Leitungen bzw. Stellenwerten in einem Kanal verwendet werden. Beispielsweise kann die Erfindung in einem Einstellen-Addierer Verwendung finden, in welchem der Übertraggenerator zur Erzeugung eines Übertragsignals in einer kürzeren Zeit betätigt werden kann, als der Addierer benötigt, um das Summensignal zu bilden.

Hierzu 2 Blatt Zeichnungen

Claims

1 2

. ; Zeitdauer begrenzt, die für den Übertrag von Bits

Patentanspruch: erforderlich ist, damit sie durch die Addierschaltungen

von dem Ende geringster Wertigkeit zu dem Ende

Digitale elektronische Recheneinrichtung zum höchster Wertigkeit der Kette gelangen.

Addieren zweier mehrzifferiger Zahlen, wobei jede 5 Es ist zur Verbesserung der Leistung eines Parallel-

Ziffer eine Vielzahl von Bits umfaßt, mit einer addierers auch bereits vorgeschlagen worden, eine

Vielzahl von Addierelementen mit pulsierendem spezielle Übertrags-Vorschau-Logik einzuführen, um

Übertrag (ripple carry) zwischen ihnen zum Übertragssignale rascher erzeugen zu können, wie dies

Addieren eines Ziffernpaares, und mit einem in den vorgenannten Druckschriften erläutert ist.

Übertragsgenerator zur Erzeugung eines Über- io Dadurch kann die Arbeitsgeschwindigkeit wesentlich

tragsbits von dem Ziffernpaar mit wesentlich erhöht werden, es ist jedoch eine erhebliche Menge an

höherer Geschwindigkeit als der Zeit entspricht, die zusätzlichem baulichem Aufwand erforderlich,

ein pulsierender Übertrag benötigt, um alle Addier- Ferner sind auch Serien-Parallel-Addierer vorge-

elemente zu durchlaufen, dadurch gekenn- schlagen worden. Bei diesen Addierern kann jeder

ζ e i c h η e t, daß die Ziffern (x, y) an einer jeden von 15 Summand als aus einer Vielzahl von Ziffern aus

zwei Zahlen der Einrichtung nacheinander in der mehreren Bits bestehend betrachtet werden, und die

Reihenfolge steigender Bedeutung dargeboten wer- Ziffern werden in Serie verarbeitet, während die Bits

den, daß für jede Ziffer (x, y) Bits mit aufeinanderfol- innerhalb jeder Ziffer parallel verarbeitet werden,

gend höherer Bedeutung den Addierelementen (4,7, Derartige Addierer stellen jedoch nur einen Kompro-

8,9) über Verzögerungselemente (5,6; 11,12; 13,14) 20 miß zwischen Serien- und Paralleladdierern dar, da sie

aufeinanderfolgend größerer Verzögerungen aufge- weder so schnell arbeiten wie Paralleladdierer noch so

geben werden, so daß die Bits die Addierelemente (4, einfach und billig sind wie Serienaddierer.

7, 8, 9) etwa synchron mit den pulsierenden Bei einer Anordnung, wie sie aus der vorstehend

Übertragen (CO, Ci, C2, C3) erreichen, und daß die genannten Literaturstelle »Proceedings of the IRE«

Ausgänge aus den Addierelementen (4,7,8,9) einem 25 bekannt ist, ist ein pulsierender Übertrag innerhalb

Ausgangskanal (10) über Verzögerungselemente (15, einer Gruppe von Bits und mit Übertragsvorausschau

16, 17) aufeinanderfolgend geringerer Verzögerun- zwischen Gruppen vorgesehen. Hierbei führt jedoch die

gen komplementär zu den aufeinanderfolgend Verwendung eines pulsierenden Übertrags zu einer

höheren Verzögerungen aufgegeben werden. Herabsetzung der Betriebsgeschwindigkeit, wie sich aus

30 dem Vergleich eines Addiertyps mit pulsierendem

— Übertrag innerhalb von Gruppen und Übertragsvorausschau zwischen Gruppen mit einem anderen Addiertyp mit voller Übertragsvorausschau ergibt, wobei der

Die Erfindung bezieht sich auf eine digitale erstere Addiertyp wesentlich weniger logische EIe-

elektronische Recheneinrichtung zum Addieren zweier 35 mente verwendet, jedoch wesentlich langsamer arbeitet,

mehrzifferiger Zahlen, wobei jede Ziffer eine Vielzahl Bei dieser bekannten Anordnung müssen die Eingänge

von Bits umfaßt, mit einer Vielzahl von Addierele- eindeutig so lange aufrechterhalten werden, bis der

menten mit pulsierendem Übertrag (ripple carry) Endsummenausgang erscheint. Würde ein neuer Ein-

zwischen ihnen zum Addieren eines Ziffernpaares, und gang aufgegeben, bevor der vorausgehende Additions-

mit einem Übertragsgenerator zur Erzeugung eines 40 Vorgang abgeschlossen ist, würde eine Interferenz des

Übertragsbits von dem Ziffernpaar mit wesentlich Resultates der vorausgehenden Addition erhalten

höherer Geschwindigkeit als der Zeit entspricht, die ein werden.

pulsierender Übertrag benötigt, um alle Addierele- Dies gilt auch für eine Anordnung nach der ebenfalls

mente zu durchlaufen. eingangs genannten Literaturstelle »IRE Transactions

Es sind verschiedene Formen von digitalen Addier- 45 on Electronic Computers«, der eine logische Schaltung

einrichtungen bekannt. Derartige Addierer sind zu entnehmen ist, die eine Anzahl von Verzögerungsele-

beispielsweise in »Proceedings of the IRE«, Januar 1961, menten enthält, welche aufeinanderfolgend zunehmen-

Seiten 67 — 71, und »IRE Transactions on Electronic de Verzögerungen ergeben. Diese Verzögerungen

Computers«, Juni 1960, Seiten 213 - 226, beschrieben. werden nicht zum Aufgeben der Eingangssignale an die

Bei einer ersten Ausführungsform bekannter Addier- 5° Addierelemente oder zum Aufgeben der Ausgänge der

einrichtungen, die als Serienaddierer bezeichnet wer- Addierelemente auf die Ausgangskanäle verwendet,

den, werden die Summanden jeweils ein Bit nach dem Vielmehr werden die Verzögerungselemente nur zur

anderen verarbeitet. Ein derartiger Addierer ist sehr Synchronisierung bestimmter Signale innerhalb der

einfach im Aufbau und sehr wirtschaftlich im Betrieb, Übertragsvorausschau-Schaltungen verwendet. Ferner

hat jedoch den Nachteil, daß er verhältnismäßig 55 weist diese Schaltung keinen pulsierenden Übertrag

langsam arbeitet, da die Zeit zur Durchführung einer zwischen Addierelementen auf, sondern arbeitet nach

Addition gleich der Zeitdauer ist, die zum Addieren dem Prinzip der »vollen Übertragsvorausschau«,

eines jeden Paares von Bits multipliziert durch die Das Problem bei bisher bekannten Addierern besteht

Anzahl von Bits in jedem Summanden erforderlich ist. darin, daß ein Betrieb mit hoher Geschwindigkeit nicht

Bei einer zweiten Art bekannter Einrichtungen, die 60 erreicht werden kann, wenn nicht die Kosten und der

als Paralleladdierer bezeichnet werden, sind verschiede- Aufwand für die baulichen Einrichtungen erhöht

ne Volladdierschaltungen in einer Kette zusammenge- werden. Aufgabe vorliegender Erfindung ist es somit,

schaltet, wobei der Übertragsausgang der einen einen Addierer zu schaffen, bei dem die baulichen

Schaltung jeweils mit dem Übertragseingang der Einrichtungen in wirksamerer Weise als bei bekannten nächsten Schaltung verbunden ist. Ein derartiger 65 Addierern ausgenutzt werden, so daß eine höhere

Addierer arbeitet mit höherer Geschwindigkeit als ein effektive Arbeitsgeschwindigkeit erzielt werden kann, Serienaddierer, da die Bits parallel verarbeitet werden; ohne daß der erforderliche bauliche Aufwand im seine Arbeitsgeschwindigkeit ist jedoch durch die Vergleich zu bekannten Einrichtungen erhöht werden