DE1524156A1

DE1524156A1 - Elektronische Recheneinrichtung

Info

Publication number: DE1524156A1
Application number: DE1966J0030940
Authority: DE
Inventors: Mitchell Roy William
Original assignee: International Computers and Tabulators Ltd
Current assignee: International Computers and Tabulators Ltd
Priority date: 1965-06-01
Filing date: 1966-05-27
Publication date: 1970-04-23
Also published as: DE1524156B2; GB1088354A; US3496345A

Description

DIPL.-!NG. HANS BEGRICH - DIPL-ING. ALFONS WAS-Mβ ίER

REGENSBURG 3 · LESSINGSTRASSE 10

Patentanwälte Begrich · Wasmeier, 8400 Regensburg i, Postfach 11

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8 München 2

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I/p 4703

.24. Mai 1966 W/W

INTERNATIOiTAL COMPUTERS AiTT) TABUIATORS LIMITED, I.C. T. House,

Putney, London S.W. 15, England

Elektronische Recheneinrichtung

Die Erfindung bezieht sich auf elektrinische Recheneinrichtungen, bei denen Ziffern darstellende Signale so verarbeitet werden, daß sie weitere Signale erzeugen, die das Ergebnis einer mathematischen Operation mit den Ziffern darstellen.

Bei bekannten Recheneinrichtungen werden die Signale, die die Ziffern eines Wortes darstellen, einem Rechenwerk entweder im Serien- oder Parallelbetrieb zugeführt. Beim Serienbetrieb werden die Ziffern gleichen Stellenwertes eines jeden der beiden miteinander zu addierenden Wörter gleichzeitig einem Addierer zugeführt,

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Z ' , ■

der bei dem geringsten Stellenwert beginnt, und es wird eine Ziffernsumme für jedes Paar von Ziffern nacheinander gebildet. Das Addieren eines Ziffernpaares kann jedoch Anlaß zu einem Übertrag in die nächsthöhere Stelle geben, und dieser Übertrag muß berücksichtigt werden, wenn die Summe der Ziffern der nächsthöheren Stellenwertigkeit gebildet wird. Serienrechenwerke erfordern eine Serienschaltung mit logischen Elementen und Signale, die die Summe und den Übertrag darstellen, werden nur dann erzeugt, wenn die Ziffernsignale alle Elemente der Serie durchlaufen haben.^ Wenn ein jedes Element eine Laufzeit T besitzt, beansprucht eine Reihe von η Elementen eine Zeitdauer nT, in der ein Ziffernpaar verarbeitet und eine Summe sowie ein Übertrag gebildet wird. Da die Übertragsinformation bei der Summenbildung der Ziffernpaare der nächsthöheren Stellenwertigkeit erforderlich ist, können diese Ziffern erst in den Addierer ein Zeitintervall gleich nilL nach den vorausgehenden Ziffern eingeführt werden. Obgleich ein jedes Element des Addierers eine · Auflösungsdauer von Tt, besitzt, beträgt die wirksame Auflösungsdauer des Addierers üT_, welcher Wert größer als !L₃ ist.

P a

Um die Betriebsgeschwindigkeit zu erhöhen, ist es bereits erforderlieh geworden, im Parallelbetrieb zu arbeiten, bei dem alle Ziffern eines Paares von Wörtern gleichzeitig in das Rechenwerk eingeführt werden. Dadurch können die Summen eines ;jeden Ziffernpaares gleichzeitig erhalten werden, es ist aber dann notwendig, Übertragssignale in Serie von der niedrigsten zu der höchsten Stelle fortzupflanzen. Infolgedessen ist die maximale Betriebsgeschwindigkeit des Addierers durch die Zeitd&üet .begrenzt,

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die im ungünstigsten Falle erforderlich ist, um einen Übertrag von der niedrigsten zur höchsten Stelle fortzupflanzen. Obgleich somit eine Erhöhung der Geschwindigkeit durch Verwendung eines Paralleladdierers erhalten wird, ist diese Erhöhung relativ gering im Vergleich zu dem großen Aufwand an zusätzlichen Einrichtungen.

Eine weitere Ausführungsform eines Addierers ist für einen Betrieb mit Ziffern in binärkodierter Form verwendet worden. Solche Addierer bestehen aus getrennten Kanälen, die parallel für alle Binärkodebits arbeiten und die Ziffern werden nacheinander in Reihe verarbeitet. Die Betriebsgeschwindigkeit derartiger Serien-Parallel-Addierer ist durch die Zeitdauer begrenzt', die erforderlich ist, um Überträge zwischen aufeinanderfolgenden Ziffern zu erzeugen.

Gemäß der Erfindung wird eine elektronische Recheneinrichtung vorgeschlagen, die einen Addierer aufweist, der aus einer Schaltung aus logischen Elementen besteht, die in Abhängigkeit von Eingangsziffern darstellenden Signalen arbeiten, damit weitere Signale erzeugt,werden, die die Summe eines Paares von Singangsziffern nach einem Zeitintervall darstellen," das die Betriebsdauer der einzelnen logischen Elemente übersteigt; ferner ist eine Einrichtung vorgesehen, die die Ziffern paarweise mit gleichem Stellenwert in aufeinanderfolgenden Ziffernperioöeri zuführt; weiterhin arbeitet eine Einrichtung in Abhängigkeit von einem Paar von Eingangsziffern, die in einer Ziffernperiode auftreten, um ein Übertragssignal zu erzeugen, das dem Ad-dierer

BADORfQINAJ. 009 8 17/1527

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während der nächstfolgenden Ziffernperiode aufgegeben wird, wobei die Intervalle zwischen aufeinanderfolgenden Ziffern auf eine Zeitdauer etwa gleich der Betriebsdauer der einzelnen logischen Elemente reduziert werden k&niien.

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles erläutert.

Fig. 1 zeigt schematisch einen vierstelligen Serien-Parallel-Addierer, und

Fig. 2.schematisch die logische Anordnung eines Übertragasignalgenerators des Addierers.

In Fig. 1 werden elektrische Signale, die die Ziffern zweier mehrzifferiger Zahlen darstellen, welche miteinander addiert werden sollen, dem Eingang einer Addierschaltung durch Eingangskanäle 1 und 2 zugeführt. Die Ziffern χ der einen Zahl werden serienweise längs des Kanales 1 und die Ziffern y der anderen Zahl serienweise längs des Kanales 2 eingeführt, wobei die Ziffern in jedem Kanal in aufsteigender Stellenwertigkeit in aufeinanderfolgenden Ziffernperioden zugeführt werden. Die Ziffern der,beiden Zahlen, die den entsprechenden Kanälen 1 und 2 in einer beliebigen Ziffernperiode aufgegeben werden, haben die gleiche. Stell.enwertigkeit. Die Ziffern χ und y werden in Form' vpn SItSX₀, X₁, x₂, x_ und Y₀* Y-j * Y^» Y3 ^darS^estellt und jeder Kanal,.ist_:mit getrennten Leitungen versehen, um die elektrischen Signale, die,, jedes der Bits der Ziffern darstellen, zu führen.

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Somit werden die Ziffern der Zahlen serienweise und die Bits der Ziffern^parallel eingespeist. Die Bits x_Q und y_Q der geringsten Wertigkeit werden einem Binäraddierer 4 zugeführt, der ein Summenbitsignal S und ein Übertragssignal C, erzeugt. Die Bits χ- und y.| der nächsthöheren Wertigkeit werden durch Verzögerungselemente 5 und 6 geleitet und zusammen mit dem Übertragssignal C| einem Binäraddierer 7 aufgegeben, der ein Summenbitsignal 'S-i und ein Übertrags signal C₂ erzeugt. Die durch die Elemente 5 und 6 eingeführte Verzögerung ist gleich der Betriebszeit des Binäraddierers 4, so daß die verzögerten Bits x- und y^ dem Binäraddierer 7 gleichzeitig mit dem Übertragssignal C^ aufgegeben werden. Die Bits x₂ und y₂ werden durch Verzögerungselemente 11, 12 verzögert und gleichzeitig mit dem Übertragssignal C₂ einem Binäraddierer 8 aufgegeben, damit ein Summenbitsignal S₂ und ein Übertragssignal G, erzeugt wird. Die höchstwertigen Ziffern x, und y, werden durch Verzögerungselemente 13, H verzögert und gleichzeitig mit dem Übertragssignal G, in einen Binäraddierer 9 eingespeist, um ein Summenbitsignal S, zu■erzeugen.

Da;s Summenbitsignal S wird durch das. Verzögerungsejemeint 1§. um ©in Zeitintervall gleich dtn gesamten Betriebszeite« cter· 7, 8 und 9 verzögert u?id diann länga

wird; <tech mn Verbogerungs^iejaent 16 gleich i

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durch das Verzögerungselement 17 um ein Zeitintervall gleich der Betriebszeit des Binäraddierers 9 verzögert und dann längs einer dritten leitung des Ausgangskanales 10 geführt. Das Summenbitsignal S, aus dem Binäraddierer wird direkt in eine vierte leitung.des Ausgangs^kanales 10 geführt. Wenn jeder der Binäraddierer 4, 7/8 und 9 eine Betriebszeit t besitzt, verzögern die VerzögerungseLemente 5, 6", 17- die hindurchlaufenden Signale um die Zeitdauer t, die Verzögerungselemente 11, 12, 16 verzögern die Signale um die Zeitdauer 2t und die Verzögerungselemente 13, 14, 15 verzögern die Signale um-die Zeitdauer 3t. Daraus ergibt sich, daß das Gresamtzeitintervall zwischen dem Auftreten von acht Signalen, die zwei Bits gleicher Stellenwertigkeit auf den beiden Eingangskanälen 1 und 2 und das Austreten des resultierenden Summenbitsignals auf dem Ausgangskanal 10 den Wert 4t hat, unabhängig davon, welcher Binäraddierer die Signale verarbeitet. '

Da die Bits der beiden Ziffern x, y_;i die roitei&aadeF addiert werden sollen, gleichzeitig parallel in einer einzigen Ziffern-* Periode auf den !lngangskaRalen aufgegeben, werden^ trete« die Summenbitaignsle, §_Q* S₁, Sg* S^ gleichseitig «of tea vier Lei-

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erfordert. Die Übertragsgeneratorschaltung 3 ist so ausgelegt, daß sie das Übertragssignal C_Q erzeugt, bevor alle Summenbiteignale, die sich aus der Addition eines Eingangsziffernpaares ergeben, erzeugt worden sind. Deshalb kann das nächste Paar von Ziffern der beiden miteinander zu addierenden Wörter längs der Eingangekanäle 1 und 2 geführt werden, bevor alle Summenbitsignale der vorausgehenden Ziffer erzeugt worden sind. Vorzugsweise wird das Übertragssignal C erzeugt und dem Binäraddierer aufgegeben, sobald der Binäraddierer 4 die Verarbeitung der Bits X₀,Y₀ der Ziffern abgeschlossen hat, die Anlaß zu dem übertrag C gegeben haben. Damit kann die Geschwindigkeit der Einführung von Ziffern in den Addierer so gewählt werden, daß das Zeitintervall zwischen aufeinanderfolgenden Ziffernperioden etwa gleich der Betriebszeit der einzelnen Binäraddierer ist.

Im folgenden wird die Arbeitsweise der Übertragsgenera-torschaltung 3 näher erläutert. Eine erste Bedingung für das Auftreten eines Übertrages von einer Mehrbitziffernstelle zu der nächsthöheren Stelle bei einer Summierung der beiden*Ziffern besteht ' darin, daß die Binärbits in wenigstens einer Stellenbitstellung beider Ziffern den Wert "1" und in jeder höheren Stellenbitsteilung das Binärbit der einen oder der anderen Ziffer den Wert "1^M besitzt. Eine zweite Bedingung, die Anlaß zu einem Übertrag geben kann, besteht darin, daB in jeder Stellenbitstellung das Binärbit der einen oder anderen Ziffer den. Wert"T" besitzt. Für die zweite Bedingung tritt"ein Übertrag nur" auf,'wenn ein ■ Übertrag in diese Ziffernstelle von. der nächstniedrigeren. Ziffernstelle vorhanden ist. ' ; .- ·■-:■-■■■> .· .

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Die logische Anordnung der Übertraggeneratorschaltung 3 besteht vorzugsweise aus einem Serienparallelwandler 18, der von einer logischen Schaltung 17 (vgl. Pig. 2)gesteuert wird. Wenn die Eingangsziffern χ und y die erste Übertragbedingung ergeben, erzeugt die Schaltung 17 ein Startübertragsignal auf der leitung 11, das einem ODER-Gatter 12 des Serienparallel-Wandlers aufgegeben wird, damit ein Übertragausgangssignal 0 auf der Leitung 13 entsteht. Eine Umlaufschleife ist zwischen der Leitung 13 und der Leitung 11 über ein UND-Gatter 14 vorgesehen, das durch die Tä&gebersignale gesteuert wird, die auf die Leitung 15 aufgegeben werden. Wenn die Eingangsziffern die zweite Übertragsbedingung ergeben, wird ein logisches Haltesignal auf der Leitung 16 durcii die Schaltung 17 erzeugt, das dem UND-Gatter 14 aufgegeben wird. Das logische Haltesignal öffnet das Gatter 14 und das Übertragsignal wird, wenn ein solches Übertragsignal durch die Ziffern der nächstniedrigeren Stelle erzeugt worden ist, wiederholt in Umlauf gesetzt und zeitlich so eingeteilt, daß es auf der Leitung 13 rechtzeitig mit den Ziffern der nächsthöheren Stelle erscheint. Wenn jedoch kein Übertragsignal durch die Ziffern der nächstniedrigeren Stelle erzeugt worden ist, läuft kein Signal durch das geöff- · ne.te Gatter 14 und es wird kein Übertrag vorgenommen.

Das Startübertragsignal und das logische Haltesignal werden von der Schaltung 17 aufgrund des folgenden logischen Vorganges erzeugt. ■

Wenn χ = x_Q + X₁ + x₂ + X₅ und y = y_Q + y^ + y₂ + y_ und die/

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logischen Funktionen UND (A) und ODER -(O)" der entsprechenden Bitpaare wie folgt sind

o_r = x_r yy_r

ergibt sich für das logische Haltesignal H = 0_Q & O₁ & O₂ &

und für das Startübertragsignal S = (A & O₁ & 0_p & 0,)

7°(A₁ & O₂ & O₃T ■ V (A₂ & O₃)

In der logischen Schaltung 17 werden die Bits x_Q, y_Q eines Paares von Ziffern χ und y auf Eingangskanälen T und 2 einem ODER- ^ Gatter 19 und einem OTD-Gatter 20 aufgegeben. Die Bits X₁ und J^ werden einem ODER-Gatter 21 und einem OTD-Gatter 22 aufgegeben. Die Bits X₂ und y₂ werden einem ODER-Gatter 23 und einem UND-Gatter 24 und die Bits x, und y, einem ODER-Gatter 25 und einem UND-Gatter 26 zugeführt. Die Ausgänge des UND-Gatters 20 und der ODER-Gatter 21, 23, 25 werden einem UND-Gatter 27 aufgegeben. Die Ausgänge des UND-Gatters 22 und der ODER-Gatter 23» 25 werden einem UND-Gatter 28, die Ausgänge des UND-Gatters 24 und des'ODER-Gatters 25 einem UND-Gatter 29 und der Ausgang des UND-Gatters 26 dem einzigen Eingang des UND-Gatters 30' zugeführt. Die Ausgänge der UND-Gatter 27, 28, 29, 30 werden an ein ODER-Gatter 31 gelegt, das das Startübertragaignal S auf der Leitung T1 erzeugt.

Die Ausgänge der ODER-Gatter 19, 21, 23 und 25 werden auch einem UND-Gatter 32 aufgegeben, das das logische Haltesignal H auf der Leitung 16 erzeugt.

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Vorstehend wurde eine Ausführungsform der Erfindung in Verbindung mit einem Vierstellen-Addierer beschrieben, die Erfindung kann jedoch auch für Addierer mit größerer oder kleineerer Anzahl von Leitungen bezw. Stellenwerten in einem Kanal verwendet werden. Beispielsweise kann die Erfindung in einem Binstellen-Addierer Verwendung finden, in welchem der Übertraggenerator zur Erzeugung eines Übertragssignales in einer kürzeren Zeit betätigt werden kann, als der Addierer benötigt, um das Summensignal zu bilden.

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Claims

11 24, 5. 66 W/W I/p 4703 P a t e η t a η sp r ü cn e

1. Elektronische Recheneinrichtung, bei der Paare von Ziffern darstellende Signale einer Schaltung von logischen Elementen aufgegeben werden, um die Summe von Ziffern bildende Signale nach einem Zeitintervall, das die Betriebszeit der einzelnen logischen Elemente übersteigt, zu erzeugen, dadurch gekennzeichnet, daß ein Übertragsignalgenerator (3) auch die Paare von Ziffern aufnimmt und ein Signal erzeugt, das den Übertrag von einer Ziffernstelle zur nächsthöheren Ziffernstelle nach einer Zeitdauer ergibt, die kleiner ist als das Zeitintervall, und das Übertragsignal in die Schaltung einführt, ' wobei die Intervalle zwischen aufeinanderfolgenden Ziffern auf eine Zeitdauer reduziert werden können, die gleich der Betriebszeit der einzelnen logischen Elemente ist.

3>. Elektronische Recheneinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Übertragsignalgenerator ein erstes Netzwerk von Gattern (20, 22, 24, 26, 27, 29, 3<0, 31) zur Erzeugung dee Übertragssignales, wenn die Summenbildung der beiden Ziffern Anlaß zu einem Übertrag auf die nächsthöhere Ziffernstelle gibt, und eine zweite Schaltung von Gattern (19, 21, 23, 25, 32, 14} zur Erzeugung des Übertragsignales, wenn die Summenbildung der beiden Ziffern zusammen mit einem Übertrag aus der nächstniedrigeren Ziffernstelle Anlaß zu einem Übertrag auf die nächsthöhere Ziffernstelle gibt, aufweist.

5»Elektronische Recheneinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Übertragsignalgenerator (3) einen Speicher (12, 14) zur Speicherung des Übertragsignales aufweist.