DE1802611B2

DE1802611B2 - Verfahren zur uebertragung digitaler signale in nachrichtenuebertragungssystemen mit umwandlung binaer codierter signalfolgen in vielpegelsignalfolgen und umgekehrt und kodewandler zur durchfuehrung des verfahrens

Info

Publication number: DE1802611B2
Application number: DE19681802611
Authority: DE
Inventors: Maurice Paris Maniere
Original assignee: Lignes Telegraphiques Et Telephoniques, Paris
Priority date: 1967-10-12
Filing date: 1968-10-11
Publication date: 1972-08-17
Also published as: SE351337B; FR1559633A; DE1802611A1; US3569955A

Description

y_n — ^χη-"}>η-ι modulo ρ mit ρ = 2^m

stehen, wobei der erste Verfahrensschritt einen ersten Teilschritt einschließt, in welchem die Signale y„ um eine Signallaufzeit verzögert werden, um das Signal y_, zu erhalten, sowie einen zweiten Teilschritt, in welchem die Signale .r„ und y„ _ j zu modulo p addiert werden, daß ferner in einem zweiten Verfahrensschritt die m-Bit-Signale y„ und y„.j analog voneinander subtrahiert werden, woraus m-Bit-Signale mit den Ziffern —1, 0 und +1 entstehen, und daß in einem dritten Verfahrensschritt diese resultierenden /n-Bit-Signale in Vielpegelsignale z„ umgewandelt werden, deren Amplitude gleich dem binären Wert dieser m-Bit-Signale ist, und ferner dadurch, daß empfangsseitig in einem ersten Verfahrensschritt das Vorzeichen des Signals Z_n der eintreffenden Vielpegelsignalfolge festgestellt wird, daß in einem zweiten Verfahrensschritt den als negativ festgestellten Signalen z_n ein Signal hinzuaddiert wird, dessen Amplitude den Wert 2^m darstellt, und daß in einem dritten Verfahrensschritt die Amplitude des positiven Signals bzw. die Amplitude des negativen um 2'" erhöhten Signals in Binärkodes umgewandelt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jedes Signal x„ der ersten Reihe aufeinanderfolgender binär kodierter Signale aus zwei Bits besteht und jedes Signal Z_n der zweiten Reihe aufeinanderfolgender Vielpegelsignale eine Amplitude mit sieben möglichen Pegeln besitzt.

3. Kodewandler zur Durchführung des Verfahrens nach Anspruch 1 oder 2, gekennzeichnet durch ein Register (38, 39), das die Signale x_n der eisten Reihe liefert, einen modulop-Addierkreis (4) (p = 2'") mit zwei Eingängen (41, 42), von denen der erste (41) mit dem Register verbunden ist, und der eine dritte Reihe von //i-Bit-Binär-Signalen y„ erzeugt, einen Subtrahierkreis (6) ohne LeitzifTer mit zwei Eingängen (61, 62), von denen der erste (61) mit dem Ausgang (43) des Addierkreises (4) verbunden ist, einen Verzögerungskreis (5), dessen Eingang mit dem Ausgang (43) des Addierkreises (4) verbunden ist und der die Signale y„ um eine Signallaufzeit verschiebt und die Signale y_, liefert und dessen Ausgang mit dem zweiten Eingang (42) des Add^;e: kreises (4) und dem zweiten Eingang (62) des Sublrahierkicii'js (6) verbunden ist.

wobei der Subtrahierkreis eine Reihe von /n-Ziffern-Signalen mit den Ziffern — 1, 0, +1 erzeugt, ferner durch einen Multiplizierer (65) zum Multiplizieren jeder Ziffer des /w-Ziffern-Signals mit einem Koeffizienten, der gleich dem binären Stellengewicht der Ziffer ist, was die Vielpegeikomponenten dieser Ziffern liefert, und schließlich durch einen Addierer (66) zum algebraischen Addieren der Vielpegeikomponenten bezüglich der m Ziffern eines Signals (F i g. 1,3,5). 4. Kodewandler nach Anspruch 3 zur Umwandlung einer ersten Reihe aufeinanderfolgender, binär kodierter Signale x„, von denen jedes aus m Bits

"(iB-l) «>■··! ^21' "in' ⁰On

besteht, gekennzeichnet durch ein Register mit m Stellen, das parallel die Ziffern der Signale x„ der ersten Reihe liefert, einen Addierkreis mit m Stellen, der eine erste und eine zweite Reibe von m Eingängen und eine Reihe von /// Ausgängen besitzt, wobei die Eingänge der ersten Reihe die Ziffern

erhalten, die Eingänge der zweiten Reihe die Ziffern

"(m-V in-1)1 · · ·> "2 (n- II' l"¹ 1" Oin-l·

eines im Kodewandlers erzeugten Signals y„. _t erhalten und an den Ausgängen die Ziffern

unter Ausschluß der Ziffer b_mn eines Signals)·,, auftreten, das mit ρ = 2^m == der Summe modulo ρ Leitziffer mit einer ersien und einer zweiten Reihe von X_n und y_₁ ist, einen Subtrahierkreis ohne Leitziffer mit einer ersten und einer zweiten Reihe von m Eingängen, wobei die m Eingänge der ersten Reihe mit den m Eingängen des Addierkreises verbunden sind, einen Verzögerungskreis, dessen m Eingänge mit den m Ausgängen des Addierkreises verbunden sind und der die Ziffern des Signals y„ um eine Signallaufzeit verzögert und die Ziffern des Signals y„ . _t bildet und der weiterhin mit m Ausgängen mit der zweiten Reihe von m Eingängen sowohl des Addierkreises als auch des Subtrahierkreises verbunden ist (Fig. 1, 3, 5).

5. Kodewandler nach Anspruch 3 oder 4, gekennzeichnet durch einen Taktgeber (30), der Taktimpulse erzeugt, ein erstes Register (38, 39), das vom Taktgeber gesteuert parallel die Bits des Signals X_n der ersten Reihe von Signalen liefert, ein zweites Register (416, 417), das mit einem Eingang mit dem Ausgang des Addierkreises verbunden ist und dessen Ausgang durch den Taktgeber (30) synchron mit dem ersten Register (38, 39) gesteuert wird und mit den zweiten Eingängen (42, 62) des Addierkreises und des Subtrahierkreises verbunden ist und das die Signale y„ um eine Signallaufzeil verzögert und so die Signale y„_ j erzeugt.

Die Erfindung bezieht sich auf digitale Hochgeschwindigkeits - Nachrichtenübertragungssysteme,

die Vielpegelkodes benutzen, und betrifft ein Verfahren und einen Kodewandler zur Umwandlung von einem Kode mit ρ diskreten Signalpegeln in einen Kode mit 2 p-/ Signalpegeln, und umgekehrt. Hochgeschwindigkeits-Datenübertragungssysteme, die Folgen oder Reihen binärer Impulse benutzen, haben bekanntlich zwei Hauptnachteiie: Das Amplitudenspektrum des binären Signals hat eine Gleichspannungskomponente, und die Information ist schlecht an den Übertragungsweg angepaßt.

Es ist ebenso bekannt, daß ein p-Pegel-Übertragungssystem eine log₂ p-mal größere Informationskapaz-tät besitzt als ein Binärsystem und einen Teil der Frequenzen in der Information unterdrückt, bevor diese übertragen wird.

Es wurden bis jetzt Verfahren bekannt, bei Datenübertragungssystemen binäre Impulsfolgen in drei Pegelkodes mit den Pegeln — 1, 0 und +1 umzuwandeln. Diese Verfahren hatten das Ziel, ein Amplitudenspektrum zu erhalten, in dem eine Anzahl von Frequenzen fehlen, besonders die Frequenz Null.

In einem Artikel von P. J. Van Ger wen unter dem Titel »On the generation and application of pseude-ternary codes in Pulse Transmission«, Philips Research Reports, Vol.20, 1965, S. 469 bis 484, untersucht der Verfasser das Prinzip der Umwandlung einer binären Folge X_n in eine Folge z„ von Signalen, welche die drei Pegel +1, 0 und — 1 aufweisen. Die resultierende Folge z„ wird durch Umwandlung der ursprünglichen Folge in eine andere, ebenfalls binäre Folge y„ erzeugt, die anschließend um die Laufzeit eines oder mehrerer Bits verzögert mit der ursprünglichen Folge kombiniert wird; diese Kombination ist entweder eine analog" Subtraktion oder eine analoge Addition der Signale. Die Folge x„ wird aus der Folge z_n durch Vollwellengleichrichtung dekodiert.

Unter den Verfahren zur Umwandlung von binären Folgen in Folgen mit mehr als drei Signalpegeln ist ein Verfahren zu erwähnen, das in einem Artikel von A. Lender mit dem Titel »Correlative digital communication techniques«, veröffentlicht vom Institute of Electrical and Electronic Engineering, International Convention Record, Partie V, Mars 1964, S. 45 bis 53, beschrieben wurde.

Der Verfasser beschreibt ein Verfahren zur Erzeugung zweier Arten von Signalfolgen mit b Pegeln aus einer binären Signalfolge, von denen die Folgen der einen Art »polybinär« genannt werden — bei ihnen staffeln sich die äquidisantcn Pegel von Null bis (b — 1) — und die Folgen der anderen Art »polybipolar« — ihre Pegel, in notwendig ungerader Anzahl, staffeln sich von

-(&-l)/2bis +φ-1)12.

Dieses Verfahren ist ebenfalls beschrieben in der

USA.-Palcntschrift 3 337 863. Von den beiden Abwandlungsformen des Verfahrens ist die zweite offensichtlich zu bevorzugen, denn sie liefert Vielpegelsignale in einer Folge ohne Gleichspannungskomponente, was im Hinblick auf die Übertragungskreise ein Vorteil ist. Das vorgeschlagene Verfahren benutzt hierzu eine Anzahl (ft-1) aufeinanderfolgender Binärsignale der einen oder anderen möglichen Polarität, je nachdem, ob die Anzahl (fe--l) dieser Binärsignale gerade oder ungerade ist. Die Addition von (b — 1) Signalfolgen beider Polaritäten liefert das gewünschte p-Pegel-Signal.

In der französischen Patentschrift 1420 806 ist ein Verfahren mit gleicher Zielsetzung beschrieben,

welches eine erste Umwandlung von Gruppen von zwei aufeinanderfolgenden Binärsignalen in »Ternärsignale« genannte Dreipegelsignale vorsieht, wonach Folgen von N Ternärsignalen einer weiteren Operation unterzogen werden, um Fünf-Pegel-Signale zu

ίο erhalten. Diese Operation wird mit Hilfe von zwei unterschiedlichen Vorrichtungen vorgenommen, je nachdem, welcher Wert der Gleichspannungskomponente in der Folge der N Ternärsignale festgestellt wird.

Die Erfindung setzt sich ein Verfahren zum Ziel, das einfacher und direkter arbeitet als die bekannten Verfahren zur Umwandlung einer Folge binärer Signale in Vielpegelsignale ohne Gleichspannungskomponente, wobei außerdem die Pegelzahl nicht auf einen Maximalwert von 5 beschränkt ist. Das Verfahren nach der Erfindung soll außerdem gegenüber dem Verfahren der USA.-Patentschrift 3 337 863 den Vorteil bieten, daß keine individuelle Addition »modulo 2« aller (b — \) Binärsignale mit dem unmittelbar vorangegangenen Signal erforderlich ist, um die Signale der einen oder anderen Polarität zu erzeugen. Im Gegensatz hierzu benutzt das Verfahren der Erfindung die unmittelbare logische Addition modulo ρ von m Binärsignalen (mit ρ = 2^m), von denen jedes mit einem Zahlenkoeffizient multipliziert wird, der ihm ein eigenes Stellengewicht in der Folge der m Signale verleiht, zu welcher es gehört. Durch diese Vorgehensweise genügt es, nach diesem ersten Schritt dessen Ergebnis analog vom gleichen Ergebnis zu subtrahieren, nachdem dieses um die Laufzeit eines Bits verzögert wurde, um die gewünschten Vielpegelsignale ohne Glsichspannungskomponente zu erhalten. Ein weiterer Vorteil der Erfindung besteht darin, daß man ausgehend von Folgen von m Binärsignalen Signale mit ρ möglichen Pegeln erhält mit ρ = 2^m. Die Anzahl der durch das Verfahren nach der Erfindung zu erhaltenden Signale ist also bei sonst gleichen Bedingungen sehr viel größer als bei anderen bekannten Umwandlungsverfahren.

Die Erfindung gestattet es auf diese Weise, die gewünschte Umwandlung mit einem minimalen Geräteaufwand zu verwirklichen.

Demgemäß geht die Erfindung aus von einem Verfahren zur Übertragung digitaler Signale in Nachrichtenübertragungssystemen mit Umwandlung einer Folge binär kodierter Signale x_m von denen jedes aus m Bits mit gegebener Signallaufzeit besteht und 2^m mögliche Werte besitzt, in eine Folge von Vielpegelsignalen z„, dom Amplitude (2^m+1 — 1) mögliche Pegel besitzt entsprechend einer Reihe ganzer Zahlen von — (2^m—1) bis +(2^m —1) einschließlich Null, und umgekehrt.

Nach der Erfindung werden sendeseitig in einen¹ ersten Verfahrensschritt von den Signalen .v„ dei ersten Folge binär kodierte Signale y„ mit in Bit' abgeleitet, die 711 den Signalen .v„ in der Beziehung y„ — x., + y„ „, modulo ρ mit ρ = 2'"

65 stehen, wobei der erste Verfahrensschritt einen erster Teilschritt einschließt, in welchem die Signale y„ un eine Signallaufzeit verzögert werden, um das Signa y„_j zu erhalten, sowie einen zweiten Tcilschrlu, ii

welchem die Signale .v„ und y„_j zu modulo ρ addiert werden. Ferner werden in einem zweiten Verfahrensschritt die /??-Bit-Signale y„ und y„ __, analog voneinander subtrahiert, woraus m-Bit-Signale mit den Ziffern —1,0 und + 1 entstehen, und in einem dritten Verfahrensschritt werden diese resultierenden m-Bit-Signale in Vielpegelsignale z_n umgewandelt, dereii Amplitude gleich dem binären Wert dieser n-Bit-Signale ist. Empfangsseitig wird in einem ersten Verfahrensschritt das Vorzeichen des Signals z„ der eintreffenden Vielpegelsignalfolge festgestellt. In einem zweiten Verfahrensschritt wird den als negativ festgestellten Signalen Z_n ein Signal hinzuaddiert, dessen Amplitude den Wert2^m darstellt, und in einem dritten Verfahrensschritt werden die Amplitude des positiven Signals bzw. die Amplitude des negativen um 2^m erhöhten Signals in Binärkodes umgewandelt.

Im folgenden wird gesagt, daß die binär kodierten Signale ρ Werte oder Wertigkeiten besitzen und daß die Vielpegelsignale (2p—1) Pegel besitzen.

Gemäß der Erfindung wird die Folge oder Reihe x„ in eine erste Folge oder Reihe y„ umgewandelt, die mil .Y_n durch folgende Beziehungen verbunden ist: .Vn = (*„ + >·„-1) modulo ρ . (1)

Die Wertigkeiten der Reihe y„ sind gleich denen von .r„. Die Reihe y„ ist also vollständig bestimmt.

wenn der Pegel y„ willkürlich unter den Pegeln der Folge .Y_n gewählt worden ist. Anschließend erzeugt man eine weitere Reihe Z_n:

2n = y»-y»-i· (2)

Die Pegel von Z_n sind die (2 p —1) positiven oder negativen, von —(p—l) bis +(p — l) gestaffelten Pegel:

Aus (1) und (2) bildet man:

x„ — Z_n modulo ρ , (3)

so daß folgendes gilt:

wenn z„ Null oder positiv ist, und

X_n = Z_n +p,
wenn Z_n negativ ist.

Tafel I

	*^yn-i*	ft	0	0	-(P-I)
0	ft	1 + ft	1	1	-(p-2)
1	ft	2 + ft	2	2	-(ft + 1)
2	ft	P-I	p-ft-1	p-ft-1	-ft
p-ft-1	ft	P	-ft	p-ft	-(ft-1)
p-ft	ft	P + l	-(ft-i)	ρ - ft + 1	— 2
ρ- Λ+ 1	ft	p + ft-2	-2	p-2	j
p-2	ft	p + ft-1	^	P-I
p-1	ft

zeigt die Beziehungen zwischen den Wertigkeiten oder Werten von X_n, y„, y_n__r die binär kodierte Signale sind, und den Pegeln von Z_n, das ein Vielpegdsignal ist. Die erste Spalte enthält die Werte von x„ von Null bis (p— 1); die zweite Spalte weist einen willkürlichen Wert ή für y„__t auf; ft gehört zur Folge der Werte von Null bis (p—l) und ist gjeich

Tafel II	*X_n*	A = O	ft= 1	η	/ι = 2	Λ = 3
	0	0		0	0
	1	1	1	-3
0	2	2	-2	-2
1	3	-ι	— 1	-1
2
3

Die dritte Spalte enthält die Werte von

Gibt man die verschiedenen möglichen Werte von Null bis (p—l), dann kann die Funktion

Die vierte Spalte enthält die Werte von 3^_n-V_n-1, und die fünfte und sechste Spalte geben die Pegel von Z_n und Z_n', die demselben Wert von X_n entsprechen.

Tafel I zeigt, daß je nach dem Wert von X_n relativ zum festen Wert ft das eingeführte Signal z„ entweder einen positiven Pegel oder Null annimmt, und zwar von Null bis (p—ft—1), oder einen negativen Pegel _von _ft bis — 1, was insgesamt ρ mögliche, von — ft bis (p — h—l) gestaffelte Pegel ergibt. Die Unstetigkeit tritt für den Wert (p-ft) von X_n auf.

Wenn p = 4 und (2p-l) = 7 ist, dann ergibt sich eine Beziehung zwischen der Folge oder Reihe x„ und der Reihe Z_n je nach den Werten von ft entsprechend Tafelll.

tatsächlich einen der (2 p —1) Werte von (p — l) bis +(p — l), Null einbegriffen, annehmen.

Es ist bekannt, daß das Energiespektrum der Reihe Z_n keine Gleichstromkomponente aufweist und daß die niederfrequenten Komponenten des Spektrums klein sind, wenn die Reihe x„ eine zufällige Reihe ist; dasselbe gilt für die Folgefrequenz der Bits und für die benachbarten Frequenzen. Jenseits dieser Frequenz sind die Frequenzkomponenten des Spektrums ebenfalls relativ klein, weil das Energiespektrum des Ausgangssignals X_n seinerseits ziemlich kleine Frequenzkomponenten in diesem Frequenzbereich besitzt.

Hinsichtlich der zulässigen Übertragungsgeschwindigkeit für die Information bringt die Umwandlung

7 8

von x„ in Z_n (von /; Pegeln auf 2 p —\ Pegel) theo- zahlen mit zwei Bits O₁ a_u und U₁ O₀, deren Dezimalretisch keinen Gewinn, denn die während der Grund- wert folglich zwischen Null und Drei liegt. Die zeit eines Bits übertragene Informationsmenge bleibt Summe modulo 4 ist eine Binärzahl mit zwei Ziffern die gleiche; man muß sogar mit einer gewissen Ver- S₁ s₀, wobei
ringerung der praktisch erreichbaren Übertragungs- 5 s = a + b
geschwindigkeit rechnen, da die Wahrscheinlichkeit ° _ ° , .^u', . .
ziemlich groß ist, daß der Rauschpegel auf der Über- ^J' " ^a' ^T 1 "¹^ ^^flo' 0) ■
tragungsleitung bei einer größeren Zahl von Pegeln Hierin bezeichnet das Zeichen + die Addition eine größere Bedeutung hat; die Erfahrung zeigt modulo 2 und das Zeichen · das logische Produkt aber, daß diese Verringerung begrenzt ist. 10 zweier Binärziffern.

Hinsichtlich der Informationsübertragungsgeschwin- Die Binärziffern a₀, a_v b_ü, b_x werden auf die Klem-

digkeit kann man sagen, daß das erfindungsgemäße men 400, 401, 410, 411 des Addierkreises 4 in

Übertragungsverfahren den Vorteil der Übertragung F i g. 2 aufgebracht. Die Klemmen 400 und 410 sind

mit ρ Stufen gegenüber einer binären Übertragung einerseits mit einem Exklusiv-ODER-Tor 402 und

behält, während vom Standpunkt der Übertragung 15 mit einem UND-Tor 403 verbunden. Das Exklusiv-

über Leitungen das Frequenzspektrum der Reihe z„ ODER-Tor 402 bewirkt die Addition modulo 2 der

einen vorteilhaften Verlauf gegenüber dem der Signale a_a. b„. d. h., es liefert das Signal a_o-ffc_o. Das

Reihe x„ mit ρ Pegeln aufweist. UND-Tor 403 liefert das Produkt a₀ ■ b₀. Die Klem-

Die Erfindung wird an Hand eines Beispiels erläu- men 401 und 411 und der Ausgang des Tores 403

tert. Die Beschreibung bezieht sich auf die Zeich- ao sind mit den Eingängen eines Exklusiv-ODER-Tores

nungen, in diesen zeigt ⁴O⁴ verbunden. Dieses Tor bewirkt die Addition

Fig. 1 in Form eines Blockschaltbildes einen modulo 2 von a_v b_i und (a₀ · b₀). An den beiden

Kodewandler, Klemmen 420 und 421 erscheinen die Ziffern S₀

F i g. 2 in einem Funktionsschaltbild einen elek- und J₁. Voraussetzung dabei ist selbstverständlich,

tronischen Kreis zur Addition modulo 4, 25 ^{daß die die Bits} darstellenden Impulse gleichzeitig

F i g. 3 einen Serien-Parallel-Umwandler des Kode- und parallel auf die Eingänge des Addierkreises

wandlers nach Fig. 1, modulo4 aufgebracht werden.

Fig. 4 ein Signaldiagramm zur Erklärung der In Fig. 4, Zeile a ist in Form nicht zu Null

Arbeitsweise des Kodewandlers, zurückkehrender Bits eine Reihe x„ von Zwei-Bit-

F i g. 5 Einzelheiten des Kodewandlers zur Um- 30 Signalen dargestellt. Über jedem Signal ist dessen

Wandlung zwischen Kodes verschiedener Kombina- dezimaler Wert angegeben.

tionszahlen, und zwar für eine Kombinationszahl F i g. 4, Zeile b zeigt die Reihe von Zeile a um

des Ausgangskodes von 7 und eine Kombinations- die Laufzeit τ eines Bits verzögert,

zahl des Eingangskodes von 4, InFi g. 4, Zeile c ist das Signal der Wertigkeit 4

F i g. 6 eine Kodewandler, der in umgekehrtem 35 dargestellt, das man erhält, indem man Proben der

Sinn wie der Kodewandler nach F i g. 5 arbeitet. Signale der Zeile α und b gestaffelt von 2 τ zu 2 τ

Fig. 7 ein Signaldiagramm zur Erklärung der und mit der Mitte der Bits genau zusammenfallend

Arbeitsweise des. Kodewandlers nach Fig. 6. miteinander addiert.

In Fig. 1 ist mit 3 ein Serien-Parallel-Umwandler Fig. 4 zeigt, daß das Signal der Zeile α äqui-

bezeichnet, an dessen Eingang die Folge der Si- 40 valent dem Signal der Zeile c ist. Der Kodewandler

gnalex_n aufgebracht wird. Jedes Signal der Reihe benötigt aber nicht die tatsächliche Erzeugung des

ist ein binär kodiertes Signal mit einigen Bits. Ein Signals der Zeile c.

Addierkreis 4 addiert die an seinen Einsängen auf- F i g. 3 zeigt den Serien-Parallel-Umwandler 3. Er

gebrachten Sienale modulo p. Am Eingang~41 wird besitzt ein Schieberegister 31, das hier zwei Steilen

die Reihe X_n parallel aufgebracht, und"am Eingang 45 311 und 312 hat. da jedes binär kodierte Signal nur

42 wird die Reihe y„ _t ebenfalls parallel aufgebracht. zwei Bits enthält. Die Reihe x_n der binär kodierten

Der Ausgang 43 des Addierkreises, an dem die Signale wird auf den Eingang 310 des Schieberegisters

Reihe y„ auftritt, ist mit dem Eingang eines Verzöee- 31 aufgebracht, und die Reihe X_n wird auf den Ein-

rungskreises 5 verbunden und mit einem Eingang~61 gang 310' über den Inverter 32 aufgebracht. Ein eines Subtrahierkreises 6. Der Aussang des Ver- 50 Zeitpulsgenerator 30 mit der Frequenz 1/τ steuert

zöoerungskreises ist mit einem zweiten^ Eingang 62 das Fortschalten des Schieberegisters 31. Die Ausdes Subtrahierkreises verbunden und mit dem zwei- gänge der Stellen 311 und 312 des Registers sind ten Einsan« 42 des Addierkreises. Die Verzögerung mit vier UND-Toren 33. 34, 35, 36 verbunden, die des Verzöeerungskreises ist gleich der Laufzeit aller über emen durch zwei teilenden Frequenzteiler 37

Bits, aus denen das binär kodierte Signal gebildet 55 durch den Zeitpulsgenerator gesteuert werden. Die

wird. Am Aussang 2 des Subtrahierkreises 6 erhält Ausgänge der Tore 33. 34 sind mit den Eingängen

man die Reihet,,." ^emes Flip-Flops 38 und die Ausgänge der Tore 35,36

Die Signale der Reihen x_n und v„ sind wie erwähnt ™^ι den Eingängen eines Flip-Flops 39 verbunden, binär kodierte Signale mit zwei Bits. Die beiden A™ Ausgang 400 erscheint das Signal a_o„, am AusBits jedes Signals der Reihe X_n seien mit a₀ und α, 6o gang 400' das Signal a_on, am Ausgang 401 das Sibezeichnet und die beiden Bits der Reihe y„ mit O₀ S^nal ^a\n und am Ausgang 401' das Signal o_ln.
und P₁. Will man die Nummer η des Signals in der Berücksichtigt man, daß die binären Signale X_n, V_n, Reihe angeben, so wird ein zweiter Index η angefügt. JV₁ binär kodierte Zwei-Bit-Signale rind, so lassen und die Bits sind dann folgendermaßen bezeichnet: sich diese schreiben:

Ω O /?ä π. . γ — /7 /7

"Ο"' Ι«¹ Ο»' 1" ^Λη "ιπ"θ"'

Fig. 2 zeigt in Form eines Blockschaltbildes einen J'n ~ ^_1n O_0n,
Addierkreis modulo 4 zur Addition zweier Binär- y„_, = b_1{n^₁₎b_0(n_₁₎.

Damit läßt sich Gleichung (1) folgendermaßen schreiben:

^bnn = ^aon

-O(I-D '

und V"-d werden im Sublrahierdi S

Hieraus folgt, daß z„, das gleich der analogen Differenz }'„ —V_n-1 ist, folgenden dezimalen Ausdruck besitzt:

F i g. 5 zeigt im einzelnen die Kreise 4, 5 und 6 in Fig. 1. Der mit 4 bezeichnete Additionskreis modulo ρ, 4 hat in F i g. 5 genau den gleichen Aufbau wie in Fig. 2; jedoch ist das Exklusiv-ODER-Tor 404, das in F i g. 2 drei Eingänge hat, ersetzt durch zwei Tore 414 und 414' mit jeweils vier Eingängen. Die Signale α_οπ, S_0n, a_ln, U_1n werden auf die Klemmen 400, 400', 401' aufgebracht. Die Klemmen 400 und 400' sind mit einem Exklusiv-ODER-Tor 412 verbunden, das ebenso die Signale i>₀₍„_,) und ^o(n-υ empfängt, deren Erzeugung weiter unten besprochen wird. Dieses Tor 412 entspricht dem Tor 402 in Fig. 2, und an seinen Ausgängen treten die Signale b_on und 5₀„ auf. Die Signale b_o{n__v und a_o„ werden in gleicher Weise auf das UND-Tor 413 aufgebracht, das die Rolle des Tores 403 in F i g. 2 spielt. An dem direkten Ausgang des Tores 413 ist das Signal

^aon ' "on-11

anzutreffen und am Ausgang des Inverter 415 das Signal

^aon' Vn-I)

Die Signale

Vn-D

und Vn-

einerseits und

α_ιη und E₁₍n-D

andererseits werden im Exklusiv-ODER-Tor 414 zu folgenden Ergebnissen addiert:

a. „ + b.

Vn-D

^undai

Diese Signale werden zu den Ausgangssignalen des UND-Tores 413 im Exklusiv-ODER-Tor 414' addiert. Am Ausgang dieses zuletzt genannten Tores treten das Signal b_ln, dessen Ausdruck durch die Gleichung (5) angegeben ist, und sein Komplement auf.

Die Signale b_o„ und S_0n aus dem Tor 412 und die Signale b_in und E_1n aus dem Tor 414' werden auf Register 416 bzw. 417 übertragen. Da jedes Signal nur ein Bit besitzt, kann jedes Register von einem Flip-Flop gebildet werden. Um den Ausgang und den Eingang der Register zu entkoppeln, ist es jedoch besser, wenn diese Register zwei Stellen besitzen. Das Fortschalten dieser Register wird durch die Taktimpulse gesteuert, die vom Frequenzteiler 37 ausgehen. Am Ausgang der Register 416 und 417 treten einerseits die Signale

und andererseits die Signale

Vn-i)^undVn-i) auf, die, wie besprochen, auf die Eingänge 412, 413. 414 übertragen werden.

Die Signale

kreis 63 subtrahiert, und die Signale/J₁,, und b_v,._n__x werden in gleicher Weise im Subtrahierkreis 64 subtrahiert. Der Kreis 65 ist ein Amplitudenverdopplungskreis, der das von 64 ausgehende Signal verdoppelt, und der Kreis 66 ist ein Addierkreis, der die von den Kreisen 63 und 65 ausgehenden Signale ίο addiert.

An der Ausgangsklemme 2 erscheint das Signal Z_n, dessen sieben mögliche Pegel wie folgt lauten:

-3 -2 -1 O +1 +2 +3.

F i g. 6 zeigt einen Kodewandler, der umgekehrt wie der in F i g. 1 dargestellte arbeitet.

Das Signal Z_n wird auf die Klemme 70 aufgebracht, die mit einem Begrenzerkreis 71, z. B. einem Schwellenverstärker, verbunden ist und gleichzeitig mit einem analogen Addierkreis 72. Die Schwelle S₀ des Kreises 71 ist kleiner als der Pegel 1 des Signals Z_n, z. B. gleich der Hälfte dieses Pegels. Der Kreis 71 liefert folglich ein Signal mit fester Amplitude S₀, die kleiner als der Pegel 1 ist. Dieses Signal wird auf den Eingang eines UND-Tores 73 aufgebracht, an dessen anderem Eingang eines Spannungsquelle liegt, deren Potential den Pegelwert +4 hat. Das Tor 73 ist geöffnet für das Signal des Pegelwertes + 4, wenn das Pegelsignal S₀ negativ ist, d. h., wenn z_n vor dem Begrenzen die Pegel —3,-2 oder — 1 hatte, und gesperrt und sein Ausgang bleibt auf dem Potential Null, wenn S₀ positiv ist, d. h., wenn Z_n vor dem Begrenzen die Pegelwerte 0, 1, 2 oder 3 hatte.

Der Ausgang des Tores 73 ist mit einem zweiten Eingang des Addierkreises 72 verbunden. Das am Ausgang von 72 erhaltene Signal ist gleich Z_n +4, wenn Z_n gleich —3,-2 oder — 1 ist, und gleich z„. wenn Z_n gleich 0, 1, 2 oder 3 ist. Das an der Klemme 74 des Tores 73 erscheinende Signal ist folglich das Signal der Zeile c in F i g. 4, wo A_n ein Vielpegelsignal ist und nicht ein binär kodiertes Signal. Der ergänzende Teil des Kodewandlers befindet sich rechts von der Klemme 74 in Fig. 6; er gestattet die Umwandlung des auf diese Klemme aufgebrachten Signals in ein Paar von Binärsignalen.

Ein Begrenzerkreis 75, z. B. ein Schwellenverstärker, dessen Schwelle S₁ zwischen den Pegeln 1 und 2 des Signals x„ liegt, liefert an seiner Ausgangsklemme ein Signal, das positiv und von konstanter Amplitude ist, wenn x„ größer als S₁ ist, d. h., wenn JC_n die Pegelwerte 2 oder 3 hat, und das Null ist wenn jc„ kleiner als S₁ ist, d. h., wenn es die Pegelwerte 0 oder 1 hat Dieses Signal stellt also den Bii der Ordnung 1 von jc„ dar. Die Klemme 76 ist mr dem Eingang eines UND-Tores 77 verbunden, ar dessen zweitem Eingang eine Spannungsquelle liegt deren Potential den Pegelwert +2 hat Das Tor T ist geöffnet für das Signal mit dem Pegelwert +2 wenn das von 76 ausgehende Signal Null ist un< gesperrt, wenn dieses Signal positiv ist. Der Ausganj des Tores 77 befindet sich also auf dem Potentia + 2, wenn jc„ die Pegelwerte 0 oder 1 hat, und au dem Potential Null, wenn jc„ die Pegelwerte 2 oder hat. Der Kreis 78 ist ein Addierkreis, der Jt_n und + bzw. Null addiert, und der Kreis 79 ist ein Schweller verstärker, dessen Schwelle S₂ zwischen den Pegeln und 3 von x_n liegt. Das Ausgangssignal an de

Klemme 80 ist demgemäß das mit der Ordnung Null von x_n.

Die Klemmen 76 und 80 sind mit einem Parallel-Serien-Umwandler 81 verbunden, und an der Klemme 82 tritt das Signal x„ auf, das auf der Klemme 1 des Kodewandlers in F i g. 1 aufgebracht worden war.

F i g. 7 zeigt die Lage S₀, S₁, S., bezüglich der Pegel des Signals X_n (Mehrpegelsignal und kein Binärsignal).

Obwohl hier im einzelnen nur der Fall angeführt wurde, in dem Binärsignale mit zwei Bits und vier möglichen Weiten in Vielpegelsignale mit sieben möglichen Pegeln umgewandelt werden, so ist es doch für den Fachmann leicht, ausgehend vom erfindungsgemäßen Verfahren, Kodewandler zu entwerfen, mit denen /n-Bit-Binär-Signale mit ρ = 2^m möglichen Werten (einschließlich des Wertes Null) in Vielpegelsignale mit (2p —1) Pegeln umzuwandeln sind. Im Falle von z. B. drei Bits für .v„ und y„ können folgende Gleichungen angeschrieben werden:

Die AdditionsgJeichungcn (4) und (5) lauten dann:

^O π ⁼ ^ao η + O₀ (j, _ j) ,
⁰I π ~ ^am + ^i in- D "T- [«on
!>■>„ = ^ai,i + b_S(n-i) + Kn
+ Kr. Ain-l)] ·

UI
V" 1 ■]

Kreise zur Addition von ;:wei Drei-Ziffern- oder m-Ziffern-Zahlen sind bekannt und z.B. von J. Eldon Whitesitt, »Boolean Algebra and its applications«,

ίο Verlag Addison-Wesley Publishing Company, Inc., 1961, S. 144 und F i g. 6 bis 8, beschrieben. Derartige Kreise umfassen einen ersten Halbacdierer für jede Binärstelle (wie sie von den Kreisen 412 bis 413 gebildet werden), der die Summenziffer der Bits dieser Stelle im ersten und zweiten Addenden sowie die Übertragsziffer ergibt, und einen zweiten Halbaddierer, in den die Summenziffer des entsprechenden Stellengewichts und die Übertragszifier der vorangehenden Stelle eingehen werden. Die Summe

ao dieses zweiten Halbaddierers ist die zweite Ziffer der Summenzahl, und der Übertrag der beiden Halbaddierer wird mit einem ODER-Element kombiniert, um den Übertrag für das nächsthöhere Stellengewicht zu liefern.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Übertragung digitaler Signale

in Nachrichtenübertragungssystemen mit Um-Wandlung einer Folge binär kodierter Signale X_n, von denen jedes aus m Bits mit gegebener Signallaufzeit besteht und 2"¹ mögliche Werte besitzt, in eine Folge von Vielpegelsignalen z„, deren Amplitude (2^m+1 —1) mögliche Pegel besitzt ent- ίο sprechend einer Reihe ganzer Zahlen von —(2^m — 1) bis +(2^m —1) einschließlich Null, und umgekehrt, dadurch gekennzeichnet, daß sendeseitig in einem ersten Verfahrensschritt von den Signalen .v„ der ersten Folge binär kodierte Signaley,, mit m Bits abgeleitet werden, die zu den Signalen x„ in der Beziehung