DE2943148C2 - Digitaladdierer - Google Patents

Description

einem an den Additionsausgang (S) des zweiten Addierers (14) angeschlossenen zweiten Schieberegister (202), und einer mit den beiden Schieberegistern (201,202) verbundenen Ausgangsstufe (206) zur Bereitstellung des Summensignals gemäß den Inhalten aus beiden Schieberegistern (201,202) zusammen, dadurch gekennzeichnet. daß die Inhalte beider Schieberegister (201,202) synchron mit dem seriellen Auftreten der Bits jedes der nacheinander zugeführten Summanden verschiebbar sind,

daß die Übertrag-Ausgänge (C_n + 1) der beiden Addierer (13, 14) mit den Eingängzn (D) der beiden Übertragstufen (15, 16) über eine erste Verknüpfungsstufe (17... 21) verbunden sind, die derart steuerbar ist, daß die im ersten Addierer (13) in der niedrigst-wertigen bis zweithöchsten Bistelle der Summ- » anden erzeugten Übertragsignale zunächst der zum ersten Addierer (13) gehörige* Übertragstufc (15) und anschließend, während im ersten Addierer (13) gleichzeitig bereits die nächste A· Jition erfolgt, das im ersten Addierer (13) in der höchstwertigen Bit- 1-. stelle erzeugte Übertragsignal sowie die im zweiten Addierer (14) erzeugten Übertragsignalc der zum zweiten Addierer (14) gehörigen Übcrtragstufc (16) zuführbar sind, und

daß der Ausgang jedes Schieberegisters (201, 202) -to mit einem Eingang (A) des jeweils zugehörigen Addierers (13, 14) sowie mit der Ausgangsstufe (206) über eine zweite Verknüpfungsslufc (203 ... 205,207 209) verbunden ist. die derart steuerbar ist, daß die Inhalte der Schieberegister (201, 202) während « der seriellen Eingabe der aufeinanderfolgenden Summanden den Eingängen (A) der jeweiligen Ad-. dierer (13, 14) und zur Ergcbnisbildung der Ausgangsstufe (20(5) zugeführt werden, die den Inhalt des ersten Schieberegisters (201) als niedriger-wertige Stellen und den Inhalt des zweiten Schieberegisters (202) als höher-wertigc Stellen des Summensignals ausgibt.

2. Digitaladdierer mit

einem ersten und einem zweiten, jeweils seriell arbellenden 1-Bit-Volladdierer (13, 14) mit einer zwischen den Übertrag-Ausgang (C_n , 1) und den Übertrag-Eingang (C) des jeweiligen Addierers (13, 14) eingeschalteten Übertragstufe (15,16), einem an den Additionsausgang (S) des ersten AcI- M) dierers (13) angeschlossenen ersten Schieberegister

einem an die Additionsausgang (S) des /weilen Addierers (14) angeschlossenen /weiten Schieberegister (9), und ^h'· einer mit den beiden Schieberegistern (8,9) verbundenen Ausgangsstufe (3) zur Bereitstellung des Summensignals (Ci) gemäß den Inhalten aus beiden Schieberegistern (8,9) zusammen, dadurch gekennzeichnet,

daß eine erste Eingangsstufe (1,4,5,10) nacheinander zugeführte erste Summanden (Ai) jeweils parallel aufnimmt und von jedem dieser ersten Summanden (Ai) die niedriger-werligen Bits dem ersten Addierer (13) anschließend die höherwertigen Bits dem zweiten Addierer (14) seriell zuführt, daß eine zweite Eingangsstufc (2,6,7,11) nachewander zugeführte zweite Summanden (Bi) jeweils parallel aufnimmt und synchron mit der ersten Eingangsstufe (1, 4, 5, 10) von jedem dieser zweiten Summanden (Bi) die niedrigerwertigen Bits dem ersten Addierer (13) und die höherwertigen Bits dem zweiten Addierer (14) seriell zuführt, daß die Übertrag-Ausgänge (C_{n 4} 1) der beiden Addierer (13, 14) mit den Eingängen (D) der beiden Übertragstufen (15,16) über eine Verknüpfungsstufe (17. .. 21) verbunden sind, die derart steuerbar ist, daß die im ersten Addierer (13) in der niedrigst-wertigcn bis zweithöchsten Bitstelle der Summanden erzeugenden Übertragsignale zunächst der zum ersten Addierer (13) gehörigen Übertragstufe (15) und anschließend, während im ersten Addierer (13) gleichzeitig bereits die nächste Addition erfolgt, das im ersten Addierer (13) in der höchst-wertigen Bitstelle erzeugte Übcrtragungssignal sowie die im zweiten Addierer (14) erzeugten Übertragsignale der zum zweiten Addierer (14) gehörigen Übertragstufe (16) zuführbar sind.

daß das erste Schieberegister (8) mit dem Additionsausgang (S)dcs ersten Addierers (13) über ein drittes Schieberegister (12) verbunden ist, das das Ausgangssignal des ersten Addierers (13) derart verzögert, daß die Aufnahme der jeweiligen Bits im ersten und im zweiten Schieberegister (8, 9) gleichzeitig beendet ist, und

daß die Ausgangsstufe (3) den Inhalt des ersten Schieberegisters (8) als die niedrig-wenigen Stellen und gleichzeitig den Inhalt des /weiten Schieberegisters (9) als die höhcr-wcrtigcn Stellen des Summcnsignals (Ci) parallel ausgibt.

Die Erfindung betrifft einen Digitaladdierer der im Oberbegriff der Patentansprüche 1 und 2 angegebenen Gattung.

Ein derartiger Addierer ist aus der deutschen Auslegcschrift DE-AS 12 64 115 bekannt. Dort erfolgt die Addition zweier Summanden mit Hilfe eines ersten Schieberegisters und einer in dessen Umlaufweg enthaltenen bitseriellen Addicreinrichtung, wobei die niedriger-wertigen Stellen, die bei fortschreitender Addition im ersten Schieberegister keinen Platz mehr finden, in ein zweites Schieberegister übertragen werden. Bei einer Addition zweier Summanden mit jeweils η Bitstellen kann die Summe η + I signifikante Bitstcllcn aufweisen. Beim Aufaddieren mehrerer Summanden wird somit die Summe länger. Entsprechend erhöhl sich auch die mittels eines I-Bit-Addierers durchgeführte Additions/cil. Im Umlaufwcg des /weiten Schieberegisters kann eine zweite bitscricllc Addicrcinriclitiing vorgesehen sein.

Der Erfindung liegt die Aufgabe zugrunde, einen Digiialaddicrcr anzugeben, der bei Verwendung von seriell arbeitenden I-Bit-Addierern /um aufeinanderfolgenden Aufaddieren mehrerer Summanden weniger

Zeit benötigt

Erfindungsgemäße Lösungsvarianten dieser Aufgabe sind in den Patentansprüchen 1 und 2 angegeben. Gemäß dem den beiden Varianten gemeinsamen Prinzip wird das bei der Addition der höchst-wertigcn Stellen der Summanden durch einen ersten Addierer entstehende Obertragsignal in eine zu dem zweiten Addierer gehörige Übertragsture eingegeben. Daher wird die Stellenlänge in dem an den ersten Addierer angeschlossenen Schieberegister bei wiederholtem Aufaddieren von Summanden, deren Länge der Kapazität des ersten Schieberegisters entspricht, nicht länger. Die jeweils in der höchst-wertigen Stelle gebildeten Obertragsignale gelangen an den zweiten Addierer und werden dort zu den vorher dort eingegebenen Obertragsignalen hinzuaddiert. Während somit das erste Register die niedrigerwertigf.n Stellen der entstehenden Summe bearbeitet, werden gleichzeitig die höherwertigen Stellen dieser Summe in dem zu dem zweiten Addierer gehörigen zweiten Register gebildet. Entsprechend wird das Summensignal in der Ausgangsstufe zusammengesetzt Da beide Addierer bis auf eine Addilionsperiouc überlappt gleichzeitig arbeiten, ist im Endergebnis der Zeitbedarf für die einzelnen Additionsschritte auch bei wachsendem Zwischenergebnis nicht größer als er der Verarbeitung sämtlicher Stellen eines Registers entspricht.

Die beiden in den Patentansprüchen angegebenen Lösungsvarianten unterscheiden sich dadurch, daß bei dem Digitaladdierer nach Patentanspruch 1 jeweils einzelne Summanden nacheinander und jeweils seriell dem ersten Addierer zugeführt und die Summe seriell von der Ausgangsstufe abgegeben wird, während bei dem Digitaladdierer nach Patentanspruch 2 aus zwei fortlaufend zugeführten Gruppen von Summanden jeweils ein Paar, und zwar parallel zugeführt und die aus den aufeinanderfolgenden Paaren von Summanden jeweils gebildeten Summen von der Ausgangsstufe nacheinander, und zwar jede Summe parallel ausgegeben werden.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die Zeichnung näher erläutert. Die Zeichnung zeigt in

Fig. 1 ein Blockschaltbild zur Erläuterung einer ersten Ausführungsform der Erfindung;

F i g. 2A bis 2H Zeilablaufdiagrsmmc zur Erläuterung der Wirkungsweise der Schaltung gemäß Fig. 1;

Fig.3 ein Blockschaltbild zur Erläuterung einer zweiten Ausführungsform; und in

Fig.4A bis 4M Zcitablaufdiagrammc von Signalen zur Erläuterung der Wirkungsweise der Schaltung gemäß F i 3.3.

In Fig. 1 ist ein Blockschaltbild zur Erläuterung einer ersten Ausführungsform dargestellt. Die Schallung gemäß dieser Ausführungsform ist so aufgebaut, d:'.ü sie auf einen Addierer Anwendung findet, bei dem /uv Untersetzung der Abtastfrequenz der digitalen Daten eine Vielzahl von Summanden addiert wird, um die Summe bei einer niedrigeren Abtastfrequenz aus/.ulcscn.

Beispielsweise soll ein Fall erläutert werden, bei dem 8-Bit-Suammenden bei einer Abtastfrequenz von 256 kHz acht mal addiert werden, um die Summe bei einer Abtastfrequenz von 32 kHz zu erhallen. Da die Daten acht mal addiert werden, nimmt die Anzahl von Bits der Summe einen Wert von 11 an, der um 3 Bits höher ist als die Anzahl von Eingangsbils. Die daiür erforderliche Arbe<|sgeschwindigkeit des Addierers wird daher

256 kHZ - 11 Bits = 2.816 MBits/s.

Andererseits beträgt die Bitgeschwindigkeit der Summanden
5

256 kHZ · 8 Bits = 2,048 MBits/s.

Dementsprechend ist einsichtig, daß dann, wenn die Taktfrequenz auf 2.048 MHz eingestellt wird, keine Ver-

arbeitung mit einem herkömmlichen Verfahren erfolgen kann, bei dem ein einziger Serienaddierer verwendet wird.

Nachstehend soll die Wirkungsweise der in Fig. i dargestellten Anordnung unter- Bezugnahme auf die Zeitablaufdiagramme in F i g. 2A bis 2H näher erläutert werden.

In Fig. ! bilden ein Addierer 13 und ein D-Flip-Flop 15 sowie ein Addierer J4 und ein D-Flip-Flop 16 entsprechearle Serienaddierer. Die Flip-Flops 15 und 16 bilden Überiragstufen für die ent?,'.sehenden Addierer 13 und 14. Der Anschluß ödes Addierers 14 für Dateneingänge wird bei dieser Ausführungsform nicht verwendet. Acht aufzuaddierende Summanden D\ — L\ (vgl. F i g. 2G) werden kontinuierlich an den Anschluß D des Addierers 13 über eine Leitung 30 angelegt. Sämtliche Summanden werden vom niedrigstwertigen Bit bis zum höchstwertigen Bit in einer 1-Bit-Aufeinanderfolge synchron mit einem Taktsignal CLK\ angelegt, das zu den Zeitpunkten /1 — r« ansteigt (vgl. F i g. 2B). Beispiels-

jo weise wird bei dem Summand Di jedes Bit zu den Zeitpunkten f| — In innerhalb einer Periode Ti angelegt (vgl. Fig.2A). In gleicher Weise werden die Summanden D>— Dk jeweils innerhalb der Perioden Ti— T₈ angelegt. Das Signal CLKx (vgl. Fi g. 2C) wird bei diesem Ausführungsbeispiel mil eine? Frequenz von 2,048 MHz gewählt.

Das Taktsignal CLK] besieht aus Impulsen, die bei entsprechenden Zeitpunkten f, ansteigen und :iach Ablauf der halben Zeit zwischen den Zeitpunkten /, und /. , 1 abfallen. In der Periode Γι werden keine Daten an den Anschluß A des Addierers 13 über eine Leitung 31 angelegt, wie nachstehend näher erläutert wird. Zum Zeitpunkt h jeder Periode T₁ (i = 1—8) liefert das D-I'lip-Flop 15 zur Speicherung eines Übertragsignals ei-

4ί nc »0«, wie nachstehend erläutert ist. Dementsprechend erhält der Anschluß C_n des Addierers 13 zur Aufnahme des Übcrtragsignals eine »0< < zur Zeit (Ti, f|). Hierbei bezeichnet die Zeitangabe (T_u I₁) den Zeitpunkt t\ innerhalb der Periode Ti. In gleicher Weise wird der Zeitpunki I₁ (j =1 — 8) innerhalb der Periode T, durch die Zeitangabe (T_h /,) dargestellt. Infolgedessen wird der an den Addierer 13 angelegte Summand D\ übertragen, unJ i.wur von der Ausgangsklemme 5des Addierers 13. Das Übertragsignal C_n > 1 bleibt auf dem Wert »0«. Die

Yi Bits des übertragenen Summanden D{ werden seriell einzeln nacheinander an ein 8-Bit-Schieberegister 201 angelegt, das betriebsmäßig mit dem Taktsignal CLK\ synchronisiert ist. Auf diese Weise werden sämtliche Bits der Summanden D\ im Schieberegister 20! vor dem

Wi Zeilpunkt (Tu u) gespeichert. Zum Zeitpunkt (Ti, ti) wird damit begonnen, den nächsten Summand Di an den Anschluß fldes Addierers 13 über die Leitung 30 an2ulcgen. In der Periode D₂ geht ein Taktsignal CLK_} (vgl. Fig. 2E) auf ei:.en niedrigen Pegel. Das Taktsignal

hi CLKt ist ein Signal, das eine Periode mit dem Wert 8 T besitzt, wobei T die Länge der Periode T, ist, und das während der Periode Ti auf einen hohen Pegel geht. Infolgedessen legen ein Inverter 205 und ein UND-

Glied 203 den Serienausgang des Schieberegisters 201 über die Leitung 31 an den Anschluß A des Addierers 13 an. Ein UND-Glied 204 wird abgeschaltet. Auf diese Weise wird die Addition der Summanden Di und D₂ vom Addierer 13 während der Periode T₁ durchgeführt. Bei ■> der Addieroperation liegt ein Taktsignal CLK; (vgl. Fig.2D) auf niedrigem Pegel während eines Zeitinlervalles vom Zeitpunkt (T;. u) bis zum Zeitpunkt (T₁. t?). Das Taktsignal CLK; ist ein Signal mit einer Periode T. das einen hohen Pegel von einem Zeitpunkt, der clwas nach dem Zeitpunkt (T_n r_s) liegt, bis zu einem Zeitpunkt besitzt, der etwas nach dem Zeitpunkt (T₁ , _t. ti) liegt. Infolgedessen befindet sich ein UND-Glied 21 in dem Zustand, in dem i:s vom Ausgang eines Inverters 20 während des angegebenen Intervall?- eingeschaltet wird, Dementsprechend wird das Übcrtragsignal. das am Anschluß C, » 1 durch die Additionen der ersten sieben Bits der entsprechenden Daten Di und D? erzeugt wird, im Flip-Flop 15 gespeichert und für die Addition der nächsten Bits verwendet.

Wenn die Addition der achten Bits der entsprechenden Summanden Di und D_> /um Zeitpunkt (T. /«) beendet worden ist. wird das bei dieser Addition erzeugte Übertragsignal zum Zeitpunkt (T₁. ti) in dem D-Flip-Flop 16 gespeichert. Da das Taktsignal CLK; etwas nach r> dem Zeitpunkt (T₁. /») ansteigt und etwas später als der nächste Zeitpunkt (Ti . 1, f|) abfällt, befindet es sich zum Zeitpunkt (Ty. ti) auf hohem Pegel. Dcmenisprechcnd wird zu diesem Zeitpunkt (Ty. ti) das UND-Glied 21 abgeschaltet, während ein UND-Glied 18 eingeschaltet jo wird. Infolgedessen wird das durch die Addition zum Zeitpunkt (T;, /₈) erzeugte Übertragsignal über ein ODER-Glied 17 zum Zeitpunkt (Ty. ti) im Flip-Flop 16 gespeichert. Das resultierende Ausgangssignal des Flip-Flops 16 wird für die Addition des Addierers 14 in der nachstehend näher beschriebenen Weise verwendet.

in gleicher Weise werden die Summanden D\— D* in den Perioden Ti— T* nacheinander zu den im Schieberegister 201 enthaltenen Daten addiert, und die Übertragsignale, die durch die Addition der höchstwertigen Bits erzeugr werden, die achten Bits /u den Zeitpunkten (T₁. u) innerhalb dieser Perioden entsprechend zu den Zeilpunkten (T, *. 1, (i)im Flip-Flop 16 gespeichert. Wenn die Periode T* bei Beendigung der Periode 7, beginnt, geht das Taktsignal CLKy auf den hohen Pegel. Daher wird das UND-Glied 204 eingeschaltet, und die Bits der Daten im Schieberegister 201 werden über ein ODER-Glied 206 auf einer Leitung 35 seriell übertragen (vgl. F i g. 2H). Diese Ausgangsdaten enthalten acht niedrigstwertige Bits im addierten Wert der Summanden Di —Da. Während der Operation der Datenausgabe wird das UND-Giied 203 abgeschaltet, so daß der Ausgang des Schieberegisters 201 nicht am Addierer 13 anliegt.

Andererseits werden die Obertragsignale, die im Flip-Flop 16 zu den Zeitpunkten (T_n t-,) (i = 2—8) gespeichert werden, an den Obertragsignal-Eingangsanschluß C des Addierers 14 angelegt und aufaddien.

In der Periode T> liegt ein Signal CLKi (vgl. F i g. 2F) auf hohem Pegel, so daß ein UND-Glied 208 durch den bo Ausgang eines Inverters 209 abgeschaltet wird. Das Signal CLKi ist ein Signal mit der Periode 8 · T. das während der Periode T. auf hohen Pegel geht. In der Periode Tz liegen dementsprechend keine Daten am Anschluß A des Addierers 14 über cine I .citung 32 an. Zwischenzeit- hi lieh wird das Obertragsignal, das vom Addierer 13 zum Zeitpunkt (T;. U) erzeugt wird, zum Zeitpunkt (Ti. ti) im Rip-Flop 16 gespeichert und von diesem abgegeben.

Da auf diese Weise während der Periode Tj keine Daten am Anschluß A oder am Anschluß C_n des Addierers 14 anliegen, werden die Werte »0« der acht Bits in Serie in ein 8-Bit-Schieberegister 202 eingegeben, das synchron mit dem Signal CLKi arbeitet. Bei Ablauf der Periode T; geht das Signal CiLK₄ auf den niedrigen Pegel, so daß das UND-Glied 207 abgeschaltet und das UND-Glied 208 vom Ausgang des Inverters 209 eingeschaltet wird. Dementsprechend werden die Daten im Schieberegister 202 mit ihren Bits über die Leitung 32 seriell in den Addierer 14 eingegeben. Infolgedessen wird das Übertragsignal. das durch die Addition der achten Bits der entsprechenden Summanden Di und Di erzeugt wird, so wie es ist an das Schieberegister 202 angelegt. In gleicher Weise werden die Übertragsignalc, die im Addierer 14 zu den Zeitpunkten T_H t_t) (i = 4—9) erzeugt werden, sequentiell zu den Daten im Schieberegister 202 addiert.

F.s wird beispielsweise angenommen, daß die übertragsignale vom Addierer 13 nacheinander zu den Zeitpunkten (T;. /«). (Tt. /h) und (Ti. u) erzeugt worden sind. Zum Zeitpunkt (T₁. /.·) haben die Daten im Schieberegister 202 den Wert »10000000«. Zu Beginn der Periode Ti gehen die Daten im Schieberegister 202 dcmcntsprcchend auf den Wert »00000001«. Anschließend wird zum Zeitpunkt (Ti. ti) das niedrigstwertige Bit »I« der obigen Datei vom Schieberegister 202 an den Addierer 14 angelegt, und das zum Zeitpunkt (Ty. tu) im Addierer 13 erzeugte Übcrtragsignal vom Flip-Flop 16 angelegt. Dementsprechend ist der Addilionsausgang S des Addierers 14 auf dem Wcri »0«, und sein Übertragausgang C_n , ι geht auf den Wert »1«. Beim nächsten Zeitpunkt (Ti. t;) liegt das Taktsignal CLKi auf niedrigem Pegel. Infolgedessen wird das UND-Glied 18 abgeschaltet, während das UND-Glied 19 vom Ausgang des Inverters 20 eingeschaltet wird. Dementsprechend wird das Übcrtragsignal C_n , ι, das im Addierer i4 durch die- Addition zum Zeitpunkt (Ti. t\) erzeugt worden ist, zum Zeitpunkt (Ti. /.·) im Flip-Flop 16 gespeichert und sofort abgegeben. Da der nächste Code, der vom Schieberegister 202 an den Addierer 14 anzulegen ist. beim vorhandenen Ausführungsbcispifl zu diesem Zeitpunkt den Wert »0« besitzt, geht der Addilionsausgang 5 des Addierers 14 auf den Wert »I«, und sein Übertragausgang C, ι ι j:eht auf den Wert »0«. Anschließend haben sämtliche an den Addierer 14 anzulegenden Codes innerhalb der Periode 'F\ den Wert »0«.

Zu Beginn der Periode T, werden dementsprechend die Daten »00000010«, die den addierten Werten der beiden Übcrtragausgangssignalc darstellen, im Schie^weregisier 202 gespeichert. In gleicher Weise wird danach das Übcrtragausgangssignal. das vom Addierer 13 zum Zeitpunkt (Ti, tx) erzeugt wird, zu den Daten im Schieberegister 202 addiert, und die im Schieberegister 202 zu Beginn der Periode 7"_h gespeicherten Daten sind gleich dem addierten Wert der Übertragausgangssignale, die vom Addierer 13 vor diesem Zeitpunkt erzeugt worden sind Auf diese Weise wird die Summe der Übcrtragausgangssignale. die im Addierer 13 innerhalb der Perioden Tj- Tx erzeugt worden sind,im Schieberegister 202 zu Beginn der Periode Tm gespeichert- In der Periode Tm liegt das Taktsignal CLKi auf hohem Pegel so daß die Daten im Schieberegister 202 mit ihren Bits über das UND-Glied 207 sowie das ODER-Glied 206 auf der Leitung 35 seriell abgegeben werden.

Wie oben bereits erwähnt, werden die im Schieberegister 201 enthaltenen acht Bits im addierten Wert der Summanden Di-Dx in der Periode 7^ abgegeben. Da-

her liefen der Ausgang des Schieberegisters 202 linien von drei höherwcrtigcn Bits iiu Anschluß ;in die acht Bits. Auf diese Weise wird die Summe D₁₁₁₁, mit elf Bits vom ODER-Glied 206 bei jeder achten Periode abgegeben (vgl. F i g. 2H). In und nach der Periode 7^. wird die Addition der nächsten neuen acht Summanden Du— D», in g|p^:,;her Weise durchgeführt.

Wie jich aus der vorstehenden Beschreibung ergibt, wird das Übertragsignal, das in der Periode T₁ , ι durch die Addition der Summanden D, und D₁, · (i =1—7) im Addierer 13 erzeugt wird, zur Summe der bis dahin vorhandenen Übertragausgangssignalc in der nächsten Periode T, , 2 im Addierer 14 addiert. Auf diese Weise wird die Addition der Summanden und die Addition der Übcrtragausgangssignalc, die durch die zuerst erwähnte Addition erzeugt werden, mit verschiedenen Addierern und zu verschobenen Zeitpunkten ausgeführt, so daß flic Süfninp mi· dfim Sprienndcliercr bei einer höheren Geschwindigkeit erhalten werden kann als die Taktfrequenz für die Addition ausmacht.

Bei der Anordnung gemäß Fig. I können folgende Maßnahmen ergriffen werden, um zu verhindern, daß das Übertragsignal in das Flip-Flop 15 eintritt, wenn das Übertragsignal durch die Addition im Addierer 13 der achten Bits der höchstwertigsten Bits der Summanden erzeugt worden ist. Das bedeutet, die Ausgangslcitungen des UND-Gliedes 21 und des Inverters 20 zur Steuerung dieses Gliedes in die Zustände »F.in« und »Aus« werden entfernt und der Übertragausgang Ci > 1 des Addierers 13 direkt an den Anschluß D des Flip-Flops 15 angelegt, woraufhin das Taktsignal CLK> an den nicht dargestellten Rückselzanschlußdes Flip-Flops 15 angelegt wird. In diesem Falle wird das Flip-Flop 15 zum Zeitpunkt (T₁. /1) zurückgesetzt und damit das Übertragausgangssignal des Addierers 13 nicht an das Flip-Flop 15 angelegt.

Fig.3 zeigt eine zweite Ausführungsform des erfindungsgemäßen Addierers, während die F i g. 4Λ bis 4M Zcitablaufdiagrammc der Signale zur Erläuterung der Wirkungsweise der Schaltung gemäß F i g. 3 /eigen.

Die Anordnung gemäß Fig.3 ist so aufgebaut, daß die Erfindung auf einen Addierer Anwendung findet, der eine Vielzahl von Paaren von 8-Bit Summanden A, und S, nacheinander addiert und die Summen C₁ liefert, wobei/= 1.2....

In Fig.3 bezeichneten die Bezugszeichen 13 bis 21 und das Symbol CLKi die gleichen Bauelemente bzw. Signale wie in Fig. 1. Der Addierer 14 unterscheidet sich jedoch von dem in Fig. 1 insofern, als auch Summanden an den Anschluß B bei der Anordnung gemäß F i g. 3 angelegt werden. Bei den nachstehenden Erläuterungen soll der Zeitpunkt, bei dem das Taktsignal CLKi gemäß Fig.4C ansteigt, als Zeitpunkt U (i = 1 —4) dargestellt werden, wie es in F i g. 4B angegeben ist, während eine Periode vom Zeitpunkt ti' zun nächsten Zeitpunkt // durch Tj (j = 1,2,...) bezeichnet werden soll (vgL F i g. 4A). Der Zeitpunkt // in der Periode/ soll als (T/. ti) bezeichnet werden.

Ein Paar von aufzuaddierenden Summanden A\ und B\ wird jeweils in parallelen Eingangsregistern 1 und 2 über Leitungen 300 und 301 in Abhängigkeit vom Anstieg eines Taktsignals CLKi zum Zeitpunkt (Ti, ti') eingespeichert Fig.4F zeigt die Zeitpunkte, bei denen die Summanden Ai-A« sequentiell an das Register 1 angelegt werden. Das Taktsignal CLK^ ist ein Signal, das dadurch erhalten wird, daß die Frequenz des Taktsignals CLKi durch vier geteilt wird, und das zum Zeitpunkt ti' ansteigt und zum Zeitpunkt ti abfällt. Die niedrigstwertigen vier Bits und die höchstwertigen vier Bits unter den parallelen Ausgängen des Registers 1 werden jeweils in 4-Bit-Schiebcregistern 4 und 5 in Abhängigkeit von Taktsignalen CLKi und CLK2 gespeichert. In gleicher Weise werden die niedrigstwertigen vier Bits und die höchstwertigen vier Bits unter den parallelen Ausgängen des Registers 2 entsprechend in 4-Bil-.Schieberegistern 6 und 7 in Abhängigkeit von den Taklsignalen CLKi und CLKj gespeichert.

Das Taktsignal CLKi ist ein Signal, das etwas nach dem Zeitpunkt (T₁', u') ansteigt und etwas nach dem Zeitpunkt (T, , ,', /1') abfällt. Die Schieberegister 4, 5, 6 und 7 speichern die parallelen Eingänge von vier Bits darin bei hohem Pegel des Taktsignals CLK2 zu dem

II Zeitpunkt, wenn das Taktsignal CLK\ ansteigt, d. h. zum Zeitpunkt (T,', i\), und sie verschieben die gespeicherten Signale anschließend synchron mit dem Taktsignal CLKi. Wie in Fi κ. 4G dargestellt, werden dementsprechend die niedrigstwertigen vier Bits der Summanden A\ und Ö| sequentiell von den Seiten der niedrigstwertigen Bits zu den Zeitpunkten f/ bis /4' innerhalb der Periode 7V aus den Schieberegistern 4 und 6 ausgegeben und entsprechend an die Anschlüsse A und B des Addierers t3 angelegt.

.>■) Andererseits werden die höherwertigen vier Bits der Summanden A\ und B\ von den Seiten der niedrigstwertigen Bits an 4-Bit-Ven'.ögcrungs-Schieberegistern 10 und 11 angelegt, und zwar in Abhängigkeit vom Taktsignal CLK\ aus den Schieberegistern 5 und 7 zu den

«ι Zeitpunkten // bis U innerhalb der Periode Ti' und werden an die Anschlüsse B bzw. A des Addierers 14 vier Perioden des Taktsignals CLKi später angelegt. F i g. 4) gibt die Zeitpunkte an. zu denen die höherwertigen vier Bits der Summanden Ai und Si von den Schiebercgisiern 5 und 7 geliefert werden, während Fi g. 4K die Zeitpunkte angibt, zu denen die höherwertigen vier Bits der Summanden Ai und Si von den Schieberegistern 10 und 11 geliefert werden. Die Additionsausgänge Sder niedrigerwertigcn vier Bits der Summanden A, und Bi. die an den Addierer 13 angelegt werden (vgl. Fig.4M), werden in Abhängigkeit vom Taktsignal CLKi nacheinander an ein Verzögerungs-Schieberegistcr 12 angelegt.

Infolgedessen werden, wie in Fig.41 dargestellt, die niedrigstwertigen vier Bits der Summe Ci nacheinander vom Schieberegister 12 zu den Zeitpunkten fi' — li' innerhalb der Periode Ti abgegeben. Während der Additionen der niedrigerwertigcn drei Bits der Summanden A1 und ßi ist das Taktsignal CLK2' auf niedrigem Pegel, und somit wird das UND-Glied 21 vom Ausgang des Inverters 20 in eingeschaltetem Zustand gehalten. Dementsprechend wird das Übertragausgangssignal C_n + 1. das durch die Additionen der niedrigerwertigen drei Bits der Summanden Ai und Si geliefert wird, durch das UND-Glied 21 im D-Flip-F!op 15 gespeichert und als Übertrageingangssignal C_n für den Addierer 13 verwendet.

in der Zwischenzeil wird das Übertragsausgangssignal C_n . t. das durch die Additionen der niedrigstwerti-

bo gen Bits bis zu den vierten Bits der Summanden Ai und Bi erzeugt worden ist, nicht an das Flip-Flop 15 angelegt, sondern an das D-Flip-Flop 16 angelegt Genauer gesagt, ist das Taktsignal CLKS zum Zeitpunkt Tj', ti'), bei dem das Übcrtragausgangssignal C_n * 1 an das Flip-

b5 Flop 15 durch die Addition der vierten Bits anzulegen ist. auf hohem Pegel. Somit befindet sich das UND-Glied 21 aufgrund des Ausgangssignals des Inverters im abgeschalteten Zustand. Andererseits befindet sich

das UND-Glied 18 in eingeschaltetem Zustand. Dementsprechend wird das Übertragausgangssignal C₁,, ι. das durch die Addition der vierten Bits erzeugt wird, über das UND-Glied 18 sowie das ODER-Glied 17 in das Flip-Flop 16 eingespeichert.

In der Periode 7V nach Ablauf der Periode 7V, in der die Additionen der niedrigerwertigcn vier Bits der Summanden Ai und S₁ in der oben beschriebenen Weise enden, werden die höherwcrtigen vier Bits der Summanden Λι und ßi von den Schieberegistern 10 und 11 in der in F i g. 4K. dargestellten Weise und die höherwcrtigen vier Bits der Summe G in der in Fig. 41. dargestellten Weise geliefert. Das Übertragausgangssignal. das als Ergebnis der Addition der vierten Bits auf den Seiten der niedrigwertigen Bits der Summanden /Vi und ßi erzeugt und im Flip-Flop 16 gespeichert worden ist, wird als Übertragsignal bei der Addition der fünften Bits der Summanden Ai und Si auf den Seiten der niedrigerwcrtigen Bits verwendet, da die fünften Bits von den Schicditioncn der kleinen Summanden auf der Seite der höheren Stellen erforderlich ist. und unter den Übertragsignalcn, die bei den Additionen der kleinen Summanden auf der Seile der niedrigeren Stellen erzeugt werden, das Übcriragsausgangssignal, das durch die Addition der höchsten Ziffernbits bei den kleinen Summanden auf der Seite der niedrigeren Stellen erzeugt wird, als Übcrtragsignal bei der Addition der Bits der niedrigsten Stelle bei den kleinen Summanden auf der Seite der höheren Stellen angelegt, so daß die Summe mit einer !^geschwindigkeit erhalten werden kann, die doppelt so hoch wie die Periode des Taktsignal CZ-ZCi ist, welche die zeitliche Abfolge der Additionen bestimmt.

Ausfiihrungsbcispielc sind jedoch nicht auf den Fall , beschränkt, wo sämtliche aufzuaddierenden Summanden in zwei kleine Summanden aufgeteilt werden, wie es bei der zweiten Ausführungsform der Fall ist. Im allgemeinen ist das Prinzip auch auf Fälle anwendbar, bei denen sämtliche aufzuaddierenden Summanden \n N

können die folgenden Maßnahmen ergriffen werden. Es werden N-Addicrer angeordnet. Wenn T_n die Zeitspanne bezeichnet, die für die Addition der entsprechenden kleinen Summanden erforderlich ist. so werden die n-ten kleinen Summanden {\ < η < N), von der Seite des niedrigstwertigen Bits her gesehen, an die Addierer für diese kleinen Summanden angelegt, und zwar über Vcrzögerungselcmcnlc mit einer Verzögerungszeit von (n - 1) · T₁., und die Ausgangssignale der Addierer wer-

jo den über ein Vcrzögcrungsclcment mit einer Verzögerungszeit von (N — n) ■ Tn ausgegeben. Bei Beendigung der Addition der ΛΖ-ten kleinen Summanden wird die Summe in einem Register kombiniert und parallel ausgegeben. Die aufzuaddierenden Summanden werden in Intervallen der Periode TJ₁ parallel an das Register angelegt.

I Herzu 4 Blatt Zeichnungen

beregistern 10 und 11 zum Zeitpunkt CTi'. ι,') an den 2o kleine Summanden aufgeteilt werden. In diesem Falle Addierer 14 angelegt werden.

Dementsprechend ergeben die addierten Ausgangssignale der;Addierer 13 und 14 die Summe der Summanden Ai u^d ßi. Die Ausgangssignal des Addierers 14 werden ,nacheinander und seriell in Abhängigkeit vom Taktsignal CLKt in der Periode Tj' an das Schieberegister 9 angelegt. Andererseits werden die Ausgangssignale des Addierers 13 duiieh das 4-Bit-Schicbcrcgistcr 12 verzögert, woraufhin siinacheinander und seriell in Abhängigkeit vom Taktsignal CLK[ in derselben Periode T)' an ein Schieberegister 8 bzw. 9 werden im niedrigerwertigen 4-Bit-Bcreich und im höherwcrtigen 4-Bit-Bereich eines Registers 3 gespeichert, und zwar in Abhängigkeit vom Anstieg des Taktsignals CLK', zum Zeitpunkt TV. /ι'), und sie werden als addierter Wert Cl der Daten A\ und ßi über die Leitungen 305 ausgegeben (vgl. F ig. 4M).

Das Übertragausgangssignal C_n >, des Addierers 14. das durch die Addition der höchstwertigen Bits der Summanden Ai und ßi erzeugt wird, wird deswegen nicht im Flip-Flop 16 gespeichert, weil das Signal CLK₂' zu dem Zeitpunkt (T*. fi'). bei dem das Flip-Flop 16 dieses Übertragausgangssignal darin speichern soll, sich auf hohem Pegel befindet, was zu einem Abschalten des UND-Gliedes 19 über den Ausgang des Inverters 20 führt.

-•■Qie nächsten Summanden A> und Bi, Aj und ßi usw. die nach der Addition der Summanden Ai und ßi zu addieren sind, werden jeweils zu.Zeitpunkten in die Register 1 und 2 eingegeben, welche vier Perioden des Taktsignals CLK, später liegen als die aufeinanderfolgenden Eingangsoperationen der Summanden Ai und

Wie oben erläutert, werden sämtliche aufzuaddierenden Summanden in Abhängigkeit von den Ziffern oder Stellen in zwei kleine Summanden aufgeteilt, die kleinen Summanden entsprechend an die Schieberegister angelegt, die Ausgänge der Schieberegister, welche die kleinen Summanden auf der Seite der niedrigeren Stellen speichern, an den ersten Addierer ohne Verzögerung angelegt, die Ausgänge der Schieberegister, die die kleinen Summanden auf der Seite der höheren Stellen speichern, an den zweiten Addierer über Schieberegister angelegt, welche zur Verzögerung dieser kleinen Summanden um die Zeilspanne dienen, die für die Addi- b5 tionen der kleinen Summanden auf der Seite der niedrigeren Steilen erforderlich ist, der Ausgang des ersten Addierers um die Zeitspanne verzögert, die für die Ad-

Claims (1)

Patentansprüche:

1. Digitaladdierer, mit

einem ersten und einem zweiten, jeweils seriell arbellenden 1-Bit-Volladdierer (13, 14) mit einer zwischen den Übertrag-Ausgang (C_n + ι) und den Übertrag-Eingang (C₇) des jeweiligen Addierers (13, 14) eingeschalteten Übertragstufe (15,16), einem an den Additionsausgang (S) des ersten Addierers (13) angeschlossenen ersten Schieberegister