DE2943148A1

DE2943148A1 - Digitaladdierer

Info

Publication number: DE2943148A1
Application number: DE19792943148
Authority: DE
Inventors: Makoto Ohnishi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-10-25
Filing date: 1979-10-25
Publication date: 1980-04-30
Also published as: DE2943148C2; JPS5760660B2; US4285047A; JPS5557948A; CA1115421A

Description

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BESCHREIBUNG

Die Erfindung betrifft einen Digitaladdierer. Digitaladdierer weisen einen Paralleladdierer und einen Serienaddierer auf. Beim Serienaddierer wird das Produkt zwischen der Anzahl von Datenbits und der Anzahl von Malen der Datenverarbeitung zu einer Taktfrequenz, und eine Verarbeitung von Daten mit einer Bitgeschwindigkeit, die höher ist. als die Taktfrequenz, kann nicht erreicht werden. In einem derartigen Falle wird der Paralleladdierer verwendet. Beim Paralleladdierer ist es jedoch so, daß eine Anzahl von VoIladdierern erforderlich ist, die gleich der Anzahl von Datenbits ist, so daß die Anzahl von Bauelementen ansteigt. Ein anderes Problem ergibt sich daraus, daß aufgrund der Tatsache, daß eine Operation innerhalb einer Taktperiode abgeschlossen sein muß, der Übertrag mit hoher Geschwindigkeit zu erfolgen hat.

Aufgabe der Erfindung ist es, einen Addierer anzugeben, der Daten mit einem Serienaddierer und mit einer Bitgeschwindigkeit verarbeiten kann, die höher ist als eine Taktfrequenz. Um diese Aufgabe zu erfüllen, enthält die erfindungsgemäße Anordnung folgende Baugruppen: Mindestens zwei, nämlich erste und zweite Addierer; eine Einrichtung, um an eine Übertragsschaltung des zweiten Addierers denjenigen Ubertragsausgang anzulegen, der vom ersten Addierer geliefert wird und durch eine Addition der höchstwertigen zu addierenden Datenbits erzeugt worden ist; eine Einrichtung, um an den zweiten Addierer Daten anzulegen, die zu dem einen Übertragsausgang zu addieren sind, und um eine Zeitsteuerung dieser Signalzuführung vorzunehmen ι die später als das Anlegen des einen Übertragsausganges des ersten Addierers an die Ubertragsschaltung des zweiten Addierers stattfindet; und eine Einrichtung zur Lieferung von Ausgangssignalen der ersten und zweiten Addierer

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unter Kombination derselben, so daß der Ausgang des ersten Addierers auf der Seite der niedrigerwertigen Bits des Ausgangs des zweiten Addierers liegen kann.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.

Die Zeichnung zeigt in
Figur 1 ein Blockschaltbild zur Erläuterung einer ersten

Ausführungsform der Erfindung; Figur 2A bis 2H Zeitablaufdiagramme zur Erläuterung der Wirkungsweise der Schaltung gemäß Figur 1; Figur 3 ein Blockschaltbild zur Erläuterung einer zweiten

Ausführungsform; und in

Figur 4A bis 4M Zeitablaufdiagramme von Signalen zur Erläuterung der Wirkungsweise der Schaltung gemäß Figur 3.

In Figur 1 ist ein Blockschaltbild zur Erläuterung einer ersten Ausführungsform dargestellt. Die Schaltung gemäß dieser Ausführungsform ist so aufgebaut/ daß die Erfindung auf eine Addiererschaltung Anwendung findet, bei der zur Untersetzung der Abtastfrequenz der digitalen Daten eine Vielzahl von Daten addiert wird, um das Additionsergebnis bei einer niedrigeren Abtastfrequenz auszulesen.

Beispielsweise soll ein Fall erläutert werden, bei dem 8-Bit-Digitaldaten bei einer Abtastfrequenz von 256 kHz acht mal addiert werden, um Digitaldaten bei einer Abtastfrequenz von 32 kHz zu erhalten. Da die Daten acht mal addiert werden, nimmt die Anzahl von Bits der Ausgangsdaten einen Wert von 11 an, der um 3 Bits höher ist als die Anzahl von Eingangsbits· Die dafür erforderliche Arbeitsgeschwindigkeit des Addierers wird daher 256 kHz χ 11 Bits = 2.816 MBits/s.

Andererseits beträgt die Bitgeschwindigkeit der Eingabedaten 256 kHz χ 8 Bits = 2.048 MBits/s. Dementsprechend ist einsichtig, daß dann, wenn die Taktfrequenz auf 2.048 MHz eingestellt wird, keine Verarbeitung mit einem herkömmlichen Verfahren erfolgen kann, bei dem ein einziger Serienaddierer verwendet wird.

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ORIGINAL INSPECTED

-s-

Nachstehend soll die Wirkungsweise der in Figur 1 dargestellten Anordnung unter Bezugnahme auf die Zeitablauf diagramme in Figur 2A bis 2H näher erläutert werden.

In Figur 1 bilden ein Addierer 13 und ein D-Flip-Flop 15 sowie ein Addierer 14 und ein D-Flip-Flop 16 entsprechende Serienaddierer. Die Flip-Flops 15 und 16 bilden Übertragsschaltungen für die entsprechenden Addierer 13 und 14. Der Anschluß B des Addierers 14 für Dateneingänge wird bei dieser Ausführungsform nicht verwendet. Acht aufzuaddierende Eingangsdaten D₁ - D„ (vgl. Figur 2G) werden kontinuierlich im den Anschluß B des Addierers 13 über eine Leitung 30 angelegt. Sämtliche Eingabedaten werden vom niedrigstwertigen 1"..Lt bis zum höchstwertigen Bit in einer 1-Bit-Aufeinanderfolge synrhron mit einem Taktsignal CLK angelegt, das zu den Zeitig punkten t. - t_g ansteigt (vgl. Figur 2B). Beispielsweise wird bei den Eingangsdaten D₁ jedes Bit zu den Zeitpunkten t.. ·- t„ innerhalb einer Periode T₁ angelegt (vgl. Figur 2A). Tn gleicher Weise werden die Eingangsdaten D2 - Dg jeweils innorhalb der Perioden T„ - T„ angelegt. Das Signal CLK₁ (vgl. Figur 2C) wird bei diesem Ausführungsbeispiel mit einer Frequenz von 2.048 MHz gewählt.

Das Taktsignal CLK₁ besteht aus Impulsen, die bei entsprechenden Zeitpunkten t. ansteigen und nach Ablauf der halben Zeit zwischen den Zeitpunkten t. und t.₊₁ abfallen. In der Periode T₁ werden keine Daten an den Anschluß A des Addierers 13 über eine Leitung 31 angelegt, wie nachstehend näher erläutert wird. Zum Zeitpunkt T₁ jeder Periode T. (i = 1 - 8) liefert das D-Flip-Flop 15 zur Speicherung eines Übertragssignals eine "0", wie nachstehend erläutert ist. Dementsprechend erhält der Anschluß C des Addierers 13 zur Aufnahme des Übertragssignals eine "0" zur Zeit (T₁, t..). Hierbei bezeichnet die Zeitangabe (T₁, t..) den Zeitpunkt t.. innerhalb der Periode T₁. In gleicher Weise wird der Zeitpunkt t. (3=1—8) innerhalb der Periode T_i durch die Zeitangabe (T., t) dargestellt. Infolgedessen werden die an den Addierer 13 angelegten Daten D₁ übertragen, und zwar von der Aus-

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gangsklemme S des Addierers 13. Das Ubertragssignal C ₁ bleibt auf dem Wert "0". Die Bits der übertragenen Daten D₁ werden seriell einzeln nacheinander an ein 8-Bit-Schieberegister 201 angelegt, das betriebsmäßig mit dem Taktsignal CLK- synchronisiert ist. Auf diese Weise werden sämtliche Bits der Daten D₁ im Schieberegister 201 vor dem Zeitpunkt (T₂, t₁) gespeichert. Zum Zeitpunkt (T-, t,) wird damit begonnen, die nächsten Daten D-, an den Anschluß B des Addierers 13 über die Leitung 30 anzulegen. In der Periode D- geht ein Taktsignal CLK- (vgl. Figur 2E) auf einen niedrigen Pegel.

Das Taktsignal CLK- ist ein Signal, das eine Periode mit dem Wert 8T besitzt, wobei T die Länge der Periode T^ ist, und das während der Periode T₁ auf einen hohen Pegel geht.

Infolgedessen legen ein Inverter 205 und and AND-Gatter 203 den Serienausgang des Schieberegisters 201 über die Leitung 31 an den Anschluß A des Addierers 13 an. Ein AND-Gatter 204 wird abgeschaltet. Auf diese Weise wird die Addition der Daten D₁ und D₂ vom Addierer 13 während der Periode T₂ durchgeführt. Bei der Addieroperation liegt ein Taktsignal CLK-(vgl. Figur 2D) auf niedrigem Pegel während eines Zeitintervalles vom Zeitpunkt (T₃, t₁) bis zum Zeitpunkt (T₂, t_?). Das Taktsignal CLK₂ ist ein Signal mit einer Periode T, das einen hohen Pegel von einem Zeitpunkt, der etwas nach dem Zeitpunkt (T., tg) liegt, bis zu einem Zeitpunkt besitzt, der etwas nach dem Zeitpunkt (T. .., t..) liegt. Infolgedessen befindet sich ein AND-Gatter 21 in dem Zustand, in dem es vom Ausgang eines Inverters 20 während des angegebenen Intervalls eingeschaltet wird. Dementsprechend wird das Übertragssignal, das

am Anschluß C . _Λ durch die Additionen der ersten sechs Bits n+i

der entsprechenden Daten D₁ und D₂ erzeugt wird, im Flip-Flop 15 gespeichert und für die Addition der nächsten Bits verwendet.

Wenn die Addition der achten Bits der entsprechenden Daten D₁ und D₂ zum Zeitpunkt (T₂, tg) beendet worden ist, wird das bei dieser Addition erzeugte Ubertragssignal zum Zeitpunkt (Τ-/ t-) in dem D-Flip-Flop 16 gespeichert. Da das Taktsignal CLK₂ etwas nach dem Zeitpunkt (T., tg) ansteigt und etwas später als der nächste Zeitpunkt (T_{1 + 1} , t..) abfällt, befindet

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es sich zum Zeitpunkt (T.,, t₁) auf hohem Pegel. Dementsprechend wird zu diesem Zeitpunkt (T,/ t..) das AND-Gatter 21 abgeschaltet, während ein AND-Gatter 18 eingeschaltet wird. Infolgedessen wird das durch die Addition zum Zeitpunkt (T-, tg) erzeugte Übertragssignal über ein OR-Gatter 17 zum Zeitpunkt (T₃, t-) im Flip-Flop 16 gespeichert. Das resultierende Ausgangssignal des Flip-Flops 16 wird für die Addition des Addierers 14 in der nachstehend näher beschriebenen Weise verwendet.

In gleicher Weise werden die Daten D₃ - D„ in den Perioden T, - T_Q nacheinander zu den im Schieberegister 201 enthaltenen

J O

Daten addiert, und die Ubertragssignale, die durch die Addition der höchstwertigen Bits erzeugt werden, die achten Bits zu den Zeitpunkten (T., t_ft) innerhalb dieser Perioden entsprechend zu den Zeitpunkten (T. .., t.) im Flip-Flop 16 gespeichert. Wenn die Periode T_g bei Beendigung der Periode T„ beginnt, geht das Taktsignal CLK₃ auf den hohen Pegel. Daher wird das AND-Gatter 204 eingeschaltet, und die Bits der Daten im Schieberegister 201 werden über ein OR-Gatter 206 auf einer Leitung 35 seriell übertragen (vgl. Figur 2H). Diese Ausgangsdaten enthalten acht niedrigstwertige Bits im addierten Wert der Daten D₁ - D_ß. Während der Operation der Datenausgabe wird das AND-Gatter 203 abgeschaltet, so daß der Ausgang des Schieberegisters 201 nicht am Addierer 13 anliegt.

Andererseits werden die Ubertragssignale, die im Flip-Flop 16 zu den Zeitpunkten (T., t..) (i = 2 - 8) gespeichert werden, an den Ubertragssignal-Eingangsanschluß C des Addierers 14 angelegt und aufaddiert.

In der Periode T- liegt ein Signal CLK₄ (vgl. Figur 2F) auf hohem Pegel, so daß ein AND-Gatter 208 durch den Ausgang eines Inverters 209 abgeschaltet wird. Das Signal CLK₄ ist ein Signal mit der Periode 8'T, das während der Periode T₂ auf hohen Pegel geht. In der Periode T~ liegen dementsprechend keine Daten am Anschluß A des Addierers 14 über eine Leitung an. Zwischenzeitlich wird das Ubertragssignal, das vom Addierer 13 zum Zeitpunkt (T₃, t„) erzeugt wird, zum Zeiptunkt (T₃, t..) im Flip-Flop 16 gespeichert und von diesem abgegeben.

Ü :< HO 1 8 / 0 9 5 7

- 12 - 2 β 4 3 H 8

Da auf diese Weise während der Periode T~ keine Daten am Anschluß A oder am Anschluß C des Addierers 14 anliegen, werden die Werte "0" der acht Bits in Serie in ein 8-Bit-Schieberegister 202 eingegeben, das synchron mit dem Signal CLK- arbeitet. Bei Ablauf der Periode T₂ geht das Signal CLK₄ auf den niedrigen Pegel, so daß das AND-Gatter 207 abgeschaltet und das AND-Gatter 208 vom Ausgang des Inverters 209 eingeschaltet wird. Dementsprechend werden die Daten im Schieberegister 202 mit ihren Bits über die Leitung 32 seriell in den Addierer 14 eingegeben. Infolgedessen wird das Ubertragssignal, das durch die Addition der achten Bits der entsprechenden Daten D₁ und D_ erzeugt wird, so wie es ist an das Schieberegister 202 angelegt. In gleicher Weise werden die Ubertragssignale, die im Addierer 14 zu den Zeitpunkten (T., t₁) (i = 4 - 9) erzeugt werden, sequentiell zu den Daten im Schieberegister 202 addiert.

Es wird beispielsweise angenommen, daß die Ubertragssignale vom Addierer 13 nacheinander zu den Zeitpunkten (T-, tg), (T-, t_fi) und (T₄, tg) erzeugt worden sind. Zum Zeitpunkt (T₃, t₂) haben die Daten im Schieberegister 202 den Wert "10000000". Zu Beginn der Periode T₄ gehen die Daten im Schieberegister 202 dementsprechend auf den Wert "00000001". Anschließend wird zum Zeitpunkt (T₄, t₁) das niedrigstwertige Bit "1" der obigen Daten vom Schieberegister 202 an den Addierer 14 angelegt, und das zum Zeitpunkt (T.,, t_R) im Addierer 13 erzeugte Ubertragssignal vom Flip-Flop 16 angelegt. Dementsprechend ist der Additionsausgang S des Addierers 14 auf dem Wert ¹¹O", und sein Übertragsausgang C ₁ geht auf den Wert "1". Beim nächsten Zeitpunkt (T₄, t«) liegt das Taktsignal CLK- auf niedrigem Pegel. Infolgedessen wird das AND-Gatter 18 abgeschaltet, während das AND-Gatter 19 vom Ausgang des Inverters 20 eingeschaltet wird. Dementsprechend wird das Übertragssignal C ., das im Addierer 14 durch die Addition zum .Zeitpunkt (T₄, t₁) erzeugt worden ist, zum Zeitpunkt (T₄, t~) im Flip-Flop 16 gespeichert und sofort abgegeben.

Da der nächste Code, der vom Schieberegister 202 an den Addie-

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" ¹³ ' 294 3Ί 48

rer 14 anzulegen ist, beim vorhandenen Ausführungsbeispiel zu diesem Zeitpunkt den Wert "0" besitzt, geht der Additionsausgang S des Addierers 14 auf den Wert "1", und sein übertragsausgang C .. geht auf den Wert "0". Anschließend haben sämtliche an den Addierer 14 anzulegenden Codes innerhalb der Periode T. den Wert ¹¹O".

Zu Beginn der Periode Tr werden dementsprechend die Daten "00000010", die den addierten Wert der beiden Ubertragsausgangssignale darstellen, im Schieberegister 202 gespeichert.

In gleicher Weise wird danach das Übertragsausgangssignal, das vom Addierer 13 zum Zeitpunkt (T., tg) erzeugt wird, zu den Daten im Schieberegister 202 addiert, und die im Schieberegister 202 zu Beginn der Periode T_fi gespeicherten Daten sind gleich dem addierten Wert der Übertragsausgangssignale, die vom Addierer 13 vor diesem Zeitpunkt erzeugt worden sind. Auf diese Weise wird die Summation der Übertragsausgangssignale, die im Addierer 13 innerhalb der Perioden T₂ - Tg erzeugt worden sind, im Schieberegister 202 zu Beginn der Periode T_1Q gespeichert. In der Periode T₁₀ liegt das Taktsignal CLK. auf hohem Pegel, so daß die Daten im Schieberegister 202 mit ihren Bits über das AND-Gatter 207 sowie das OR-Gatter 206 auf der Leitung 35 seriell abgegeben werden.

Wie oben bereits erwähnt, werden die im Schieberegister 201 enthaltenen acht Bits im addierten Wert der Daten D₁ - Dg in der Periode Tg abgegeben. Daher liefert der Ausgang des Schieberegisters 202 Daten von drei höherwertigen Bits im Anschluß an die acht Bits. Auf diese Weise werden die Ausgangsdaten D . mit elf Bits vom OR-Gatter 206 bei jeder achten Periode abgegeben (vgl. Figur 2H). In und nach der Periode Tg wird die Addition der nächsten neuen acht Daten Dg - D₁, in gleicher Weise durchgeführt.

Wie sich aus der vorstehenden Beschreibung ergibt, wird das Übertragssignal, das in der Periode T. ₁ durch die Addition der Daten D. und D₁₁ (i = 1 - 7) im Addierer 13 erzeugt wird, zur Summation der bis dahin vorhandenen Übertragsausgangssignale in der nächsten Periode T. ~ im Addierer 14

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addiert. Auf diese Weise wird die Addition der Daten und die Addition der Übertragsausgangssignale, die durch die zuerst erwähnte Addition erzeugt werden, mit verschiedenen Addierern und zu verschobenen Zeitpunkten ausgeführt, so daß die addierten Daten mit dem Serienaddierer bei einer höheren Geschwindigkeit erhalten werden können als die Taktfrequenz für die Addition ausmacht.

Bei der Anordnung gemäß Figur 1 können folgende Maßnahmen ergriffen werden, um zu verhindern, daß das Übertragssignal in das Flip-Flop 15 eintritt, wenn das Übertragssignal durch die Addition im Addierer 13 der achten Bits der höchstwertigsten Bits der Eingangsdaten erzeugt worden ist. Das bedeutet, die Ausgangsleitungen des AND-Gatters 21 und des Inverters 20 zur Steuerung dieses Gatters in die Zustände "Ein" und "Aus" werden entfernt und der Ubertragsausgang C . des Addierers 13 direkt an den Anschluß D des Flip-Flops 15 angelegt, woraufhin das Taktsignal CLK- an den nicht dargestellten Rücksetzanschluß des Flip-Flops 15 angelegt wird. In diesem Falle wird das Flip-Flop 15 zum Zeitpunkt (T., t..) zurückgesetzt und damit das Übertragsausgangssignal des Addierers 13 nicht an das Flip-Flop 15 angelegt.

Figur 3 zeigt eine zweite Ausfuhrungsform des erfindungsgemäßen Addierers, während die Figuren 4A bis 4M Zeitablaufdiagramme der Signale zur Erläuterung der Wirkungsweise der Schaltung gemäß Figur 3 zeigen.

Die Anordnung gemäß Figur 3 ist so aufgebaut, daß die Erfindung auf einen Addierer Anwendung findet, der eine Vielzahl von Paaren von 8-Bit-Eingangsdaten A^ und B. nacheinander addiert und der Ausgangssignale C. liefert, wobei i = 1, 2, In Figur 3 bezeichneten die Bezugszeichen 13 bis 21 und das Symbol CLK₁ die gleichen Bauelemente bzw. Signale wie in Figur 1. Der Addierer 14 unterscheidet sich jedoch von dem in Figur 1 insofern, als auch Daten an den Anschluß B bei der Anordnung gemäß Figur 3 angelegt werden. Bei den nachstehenden Erläuterungen soll der Zeitpunkt, bei dem das Taktsignal CLK₁ gemäß Figur 4C ansteigt, als Zeitpunkt t.' (i = 1 - 4) dargestellt werden, wie es in Figur 4B angegeben ist, während

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eine Periode vom Zeitpunkt t.. ' zum nächsten Zeitpunkt t. ' durch T.¹ (j = 1-, 2, ...) bezeichnet werden soll (vgl. Figur 4A). Der Zeitpunkt t.¹ in der Periode T.¹ soll als (T.¹, t.¹) bezeichnet werden.
Ein Paar von aufzuaddierenden Daten A₁ und B₁ wird jeweils in parallelen Eingangsregistern 1 und 2 über Leitungen 300 und 301 in* Abhängigkeit vom Anstieg eines Taktsignals CLK₁-zum Zeitpunkt (T₁', t₁') eingespeichert. Figur 4F zeigt die Zeitpunkte, bei denen die Daten A₁ - A. sequentiell an das Register 1 angelegt werden. Das Taktsignal CLK^ ist ein Signal, das dadurch erhalten wird, daß die Frequenz des Taktsignals CLK₁ durch vier geteilt wird, und das zum Zeitpunkt t.. ' ansteigt und zum Zeitpunkt t^¹ abfällt. Die niedrigstwertigen vier Bits und die höchstwertigen vier Bits unter den parallelen Ausgangen des Registers 1 werden jeweils in 4-Bit-Schieberegistern 4 und 5 in Abhängigkeit von Taktsignalen CLK₁ und CLK₃ ¹ gespeichert. In gleicher Weise werden die niedrigstwertigen vier Bits und die höchstwertigen vier Bits unter den parallelen Ausgängen des Registers 2 entsprechend in 4-Bit-Schieberegistern 6 und 7 in Abhängigkeit von den Taktsignalen CLK₁ und CLK-' gespeichert.

Das Taktsignal CLK₂ ¹ ist ein Signal, das etwas nach dem Zeitpunkt (T.¹, t.^%) ansteigt und etwas nach dem Zeitpunkt (T. ', t₁') abfällt. Die Schieberegister 4, 5, 6 und 7 spei-5 ehern die parallelen Eingänge von vier Bits darin bei hohem Pegel des Taktsignals CLK₃ ¹ zu dem Zeitpunkt, wenn das Takt signal CLK₁ ansteigt, d.h. zum Zeitpunkt (T.¹, t.. ') , und sie verschieben die gespeicherten Signale anschließend synchron mit dem Taktsignal CLK₁. Wie in Figur 4G dargestellt, werden dementsprechend die niedrigstwertigen vier Bits der Daten A₁ und B₁ sequentiell von den Seiten der niedrigstwertigen Bits zu den Zeitpunkten t-| ' bis t*' innerhalb der Periode T₂* aus den Schieberegistern 4 und 6 ausgegeben und entsprechend an die Anschlüsse A und B des Addierers 13 angelegt.

Andererseits werden die höherwertigen vier Bits der Daten A₁ und B₁ von den Seiten der niedrigstwertigen Bits an 4-Bit-Verzögerungs-Schieberegister 10 und 11 angelegt, und zwar in

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Abhängigkeit vom Taktsignal CLK₁ aus den Schieberegistern 5 und 7 zu den Zeitpunkten t₁' bis t.' innerhalb der Periode Tj'ι und werden an die Anschlüsse B bzw. A des Addierers 14 vier Perioden des Taktsignals CLK₁ später angelegt. Figur 4J gibt die Zeitpunkte an, zu denen die höherwertigen vier Bits der Daten A₁ und B₁ von den Schieberegistern 5 und 7 geliefert werden, während Figur 4K die Zeitpunkte angibt, zu denen die höherwertigen vier Bits der Daten A₁ und B₁ von den Schieberegistern 10 und 11 geliefert werden. Die Additionsausgänge S der niedrigerwertigen vier Bits der Daten A₁ und B₁, die an den Addierer 13 angelegt werden (vgl. Figur 4H), werden in Abhängigkeit vom Taktsignal CLK nacheinander an ein Verzögerungs-Schieberegister 12 angelegt.

Infolgedessen werden, wie in Figur 41 dargestellt, die niedrigstwertigen vier Bits des addierten Wertes C₁ nacheinander vom Schieberegister 12 zu den Zeitpunkten t₁' - ta ' innerhalb der Periode T₃ ¹ abgegeben. Während der Additionen der niedrigerwertigen drei Bits der Daten A^ und B- ist das Taktsignal CLK-¹ auf niedrigem Pegel, und somit wird das AND-Gatter 21 vom Ausgang des Inverters 20 in eingeschaltetem Zustand gehalten. Dementsprechend wird das Übertragsausgangssignal C _1# das durch die Additionen der niedrigerwertigen drei Bits der Daten A^ und B₁ geliefert wird, durch das AND-Gatter 21 im D-Flip-Flop 15 gespeichert und als Übertragseingangssignal C für den Addierer 13 verwendet.

In der Zwischenzeit wird das Ubertragsausgangssignal C ₁, das durch die Additionen der niedrigstwertigen Bits bis zu den vierten Bits der Daten A₁ und B₁ erzeugt worden ist, nicht an das Flip-Flop 15 angelegt, sondern an das D-Flip-Flop 16 angelegt. Genauer gesagt, ist das Taktsignal CLK₂' zum Zeitpunkt (T,¹; t₁'), bei dem das Übertragsausgangssignal C ₁ an das Flip-Flop 15 durch die Additon der vierten Bits anzulegen ist, auf hohem Pegel. Somit befindet sich das AND-Gatter 21 aufgrund des Ausgangssignals des Inverters 20 im abgeschalteten Zustand. Andererseits befindet sich das AND-Gatter 18 in eingeschaltetem Zustand. Dementsprechend wird das Ubertrags-

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ausgangssignal C ., das durch die Addition der vierten Bits erzeugt wird, über das AND-Gatter 18 sowie das OR-Gatter 17 in das Flip-Flop 16 eingespeichert.

In der Periode IS¹ nach Ablauf der Periode T₂ ¹, in der die Additionen der niedrigerwertigen vier Bits der Daten A₁ und B. in der oben beschriebenen Weise enden, werden die höherwertigen vier Bits der Daten A₁ und B₁ von den Schieberegistern 10 und 11 in der in Figur 4K dargestellten Weise und die höherwertigen vier Bits des Additionsausgangssignals C₁ in der in Figur 4L dargestellten Weise geliefert. Das Übertragsausgangssignal, das als Ergebnis der Addition der vierten Bits auf den Seiten der niedrigerwertigen Bits der Daten A und B₁ erzeugt und im Flip-Flop 16 gespeichert worden ist, wird als Übertragssignal bei der Addition der fünften Bits der Daten A-) und B₁ auf den Seiten der niedrigerwertigen Bits verwendet, da die fünften Bits von den Schieberegistern 10 und 11 zum Zeitpunkt (T-.', t-j ' ) an den Addierer 14 angelegt werden.

Dementsprechend ergeben die addierten Ausgangssignale der Addierer 13 und 14 den addierten Wert der Daten A₁ und B-.

Die Ausgangssignale des Addierers 14 werden nacheinander und seriell in Abhängigkeit vom Taktsignal CLK₁ in der Periode T₃ ¹ an das Schieberegister 9 angelegt. Andererseits werden die Ausgangssignale des Addierers 13 durch das 4-Bit-Schieberegister 12 verzögert, woraufhin sie nacheinander und seriell in Abhängigkeit vom Taktsignal CLK₁ in derselben Periode T₃ ¹ an ein Schieberegister 8 angelegt werden. Die parallelen Ausgänge der Schieberegister 8 bzw. 9 werden im niedrigerwertigen 4-Bit-Bereich und im höherwertigen 4-Bit-Bereich eines Registers 3 gespeichert, und zwar in Abhängigkeit vom Anstieg des Taktsignals CLK₅ zum Zeitpunkt (T₄ ¹, t₁ ' ) , und sie werden als addierter Wert C₁ der Daten A₁ und B₁ über die Leitungen 305 ausgegeben (vgl. Figur 4M).

Das Übertragsausgangssignal C ₁ des Addierers 14, das durch die Addition der höchstwertigen Bits der Daten A₁ und B₁ erzeugt wird, wird deswegen nicht im Flip-Flop 16 gespeichert,

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weil das Signal CLK ' zu dem Zeitpunkt (T₄ ¹, t.. ' ) , bei dem das Flip-Flop 16 dieses Ubertragsausgangssignal darin speichern soll, sich auf hohem Pegel befindet, was zu einem Abschalten des AND-Gatters 19 über den Ausgang des Inverters 20 führt. Die nächsten Daten A~ und B^, A^ und B^ usw., die nach der Addition der Daten A, und B₁ zu addieren sind, werden jeweils zu Zeitpunkten in die Register 1 und 2 eingegeben, welche vier Perioden des Taktsignals CLK₁ später liegen als die aufeinanderfolgenden Eingangsoperationen der Daten A₁ und B₁ Wie oben erläutert, werden sämtliche aufzuaddierenden Daten in Abhängigkeit von den Ziffern oder Stellen in zwei kleine Daten aufgeteilt, die kleinen Daten entsprechend an die Schieberegister angelegt, die Ausgänge der Schieberegister, welche die kleinen Daten auf der Seite der niedrigeren Stellen speiehern, an den ersten Addierer ohne Verzögerung angelegt, die Ausgänge der Schieberegister, die die kleinen Daten auf der Seite der höheren Stellen speichern, an den zweiten Addierer über Schieberegister angelegt, welche zur Verzögerung dieser kleinen Daten um die Zeitspanne dienen, die für die Additionen der kleinen Daten auf der Seite der niedrigeren Stellen erforderlich ist, der Ausgang des ersten Addierers um die Zeitspanne verzögert, die für die Additionen der kleinen Daten auf der Seite der höheren Stellen erforderlich ist, und unter den Ubertragssignalen, die bei den Additionen der kleinen Daten auf der Seite der niedrigeren Stellen erzeugt werden, das Ubertragsausgangssignal, das durch die Addition der höchsten Ziffernbits bei den kleinen Daten auf der Seite der niedrigeren Stellen erzeugt wird, als Übertragssignal bei der Addition der Bits der niedrigsten Stelle bei den kleinen Daten auf der Seite der höheren Stellen angelegt, so daß die Additionsdaten mit einer Bitgeschwindigkeit erhalten werden können, die doppelt so hoch wie die Periode des Taktsignals CLK.. ist, welche die zeitliche Abfolge der Additionen bestimmt.

Die Erfindung ist jedoch nicht auf den Fall beschränkt, wo sämtliche aufzuaddierenden Daten in zwei kleine Daten aufgeteilt werden, wie es bei der zweiten Ausführungsform

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der Fall ist. Im allgemeinen ist die Erfindung auf Fälle anwendbar, bei denen sämtliche aufzuaddierenden Daten in N kleine Daten aufgeteilt werden. In diesem Falle können die folgenden Maßnahmen ergriffen werden. Es werden N-Addierer angeordnet. Wenn T die Zeitspanne bezeichnet, die für die Addition der entsprechenden kleinen Daten erforderlich ist, so werden die n-tenkleinen Daten (1 ^^-η - N) , von der Seite des niedrigstwertigen Bits her gesehen, an die Addierer für diese kleinen Daten angelegt, und zwar über Verzögerungselemente mit einer Verzogerungszeit von (n - 1) χ T , und die Ausgangssignale der Addierer werden über ein Verzögerungselement mit einer Verzogerungszeit von (N - η) χ T₀ ausgegeben, Bei Beendigung der Addition der N-ten kleinen Daten werden die addierten Ergebnisse in einem Register kombiniert und parallel ausgegeben. Die aufzuaddierenden Daten werden in Intervallen der Periode T parallel an das Register angelegt.

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⁰RiGiNA INSPECTED

Claims

29A3U8

SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK

MARIAHILFPLATZ 2*3, MÖNCHEN 9O POSTADRESSE: POSTFACH 85 OI 6O₁ D-8000 MÖNCHEN 95

HITACHI, LTD. 25. Oktober 1979

DEA-25036

Digitaladdierer
PATENTANSPRÜCHE

Digitaladdierer, gekennzeichnet durch mindestens zwei, nämlich einen ersten und einen zweiten 1-Bit-Addierer (13, 14),

durch erste und zweite Übertragsschaltungen (15, 16), die Ausgangssignale der Übertrags-Ausgangsanschlüsse (C ..) der ersten und zweiten Addierer (13, 14) speichein und sie an Eingangsanschlüsse (C ) der ersten bzw. zweiten Addierer (13, 14) in Abhängigkeit von einem vorgegebenen Taktsignal (CLK₁) anlegen,

durch eine erste Eingabeeinrichtung (30, 31) zum Anlegen des jeweiligen Paares einer Vielzahl von Datenpaaren, die aufzuaddieren sind und jeweils aus einer vorgegebenen Anzahl von Bits bestehen, an den ersten Addierer (13) in einer 1-Bit-Folge,ausgehend von den niedrigstwertigen Bits jedes Datenpaares in Abhängigkeit von dem Taktsignal (CLK₁), durch eine zweite Eingabeeinrichtung (32) zum Anlegen der

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ORIGINAL INSPECTED

Daten, die zu dem vom ersten Addierer (13) durch die Addition der höchstwertigen Bits des jeweiligen Datenpaares gelieferten Übertragssignals zu addieren sind, an den zweiten Addierer

(14) in einer 1-Bit-Folge, ausgehend von den niedrigstwertigen Bits in Abhängigkeit vom Taktsignal und bei Beendigung des Anlegens des Datenpaares an den ersten Addierer (13), durch eine erste Gatterschaltung (17 - 21), die ein Anlegen des Übertragssignals, das von ersten Addierer (13) durch die Addition der höchstwertigen Bits des jeweiligen Datenpaares geliefert wird, an die erste Übertragsschaltung (15) sperrt und das Übertragssignal an die zweite Übertragsschaltung (16) anlegt, und
durch eine Einrichtung (203 - 209) zur Kombination der Ausgänge der ersten und zweiten Addierer (13, 14), um das Ausgangssignal des zweiten Addierers (14) auf der Seite der höherwertigen Bits des Ausganges des ersten Addierers (13) anzulegen und das kombinierte Ausgangssignal (35) als einen Datensatz auszugeben.
2. Digitaladdierer nach Anspruch 1, dadurch gekennzeichnet , daß die erste Eingabeeinrichtung (30, 31) folgende Baugruppen aufweist:

eine Einrichtung (30), die an einen Anschluß (B) eines Paares von Dateneingängen (A, B) des ersten Addierers (13) angeschlossen ist und in Abhängigkeit vom Taktsignal (CLK-) zum Anlegen der Vielzahl von vorgegebenen Daten dient, die aufzuaddieren sind und jeweils eine vorgegebene Anzahl von Bits

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besitzen;

ein erstes Schieberegister (201), das an den Additionsausgang (S) des ersten Addierers (13) angeschlossen ist, ein Fassungsvermögen gleich der vorgegebenen Anzahl von Bits besitzt und für eine Verschiebung des Additionsausgangssignals (S) des ersten Addierers (13)in Abhängigkeit vom Taktsignal (CLK₁) sorgt; und

eine Einrichtung (203, 205) zum Anlegen der seriellen Ausgänge des ersten Schieberegisters (201) an den anderen Anschluß (A) des Paares von Dateneingängen (A, B) des ersten Addierers (13);

daß die zweite Eingabeeinrichtung (32) folgende Baugruppen aufweist:

ein zweites Schieberegister (202), das an einen Additionsausgang (S) des zweiten Addierers (14) angeschlossen ist, ein Fassungsvermögen gleich der vorgegebenen Anzahl von Bits besitzt und das Additionsausgangssignal (S) des zweiten Addierers (14) in Abhängigkeit vom Taktsignal (CLK₄) verschiebt; eine Einrichtung (207, 208) zum Anlegen der seriellen Ausgänge des zweiten Schieberegisters (202) an den einen Dateneingang (A) des zweiten Addierers (14); und daß die Ausgangeeinrichtung (203 - 209) folgende Baugruppen aufweist:

ein OR-Gatter (206); eine zweite Gatterschaltung (203 - 205), die den Ausgang des ersten Schieberegisters (201) selektiv an das OR-Gatter (206) oder den ersten Addierer (13) anlegt und die das Ausgangssignal des ersten Schieberegisters (201)

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an das OR-Gatter (206) während einer vorgegebenen Verschiebungszeit anlegt, die zum Herausschieben sämtlicher im ersten Schieberegister (201) enthaltenen Bits nach Beendigung des Anlegens der Vielzahl von vorgegebenen Daten an das erste Schieberegister (201) erforderlich ist, und die das Ausgangssignal an den einen Anschluß (A) der Dateneingänge (A, B) des ersten Addierers (13) zu jedem anderen Zeitpunkt anlegt; eine dritte Gatterschaltung (207 - 209), die das Ausgangssignal des zweiten Schieberegisters (202) für das OR-Gatter (206) und den zweiten Addierer (14) auswählt und das Ausgangssignal des zweiten Schieberegisters (202) an das OR-Gatter (2O6) während der Verschiebungszeit nach Beendigung des Anlegens des Ausgangssignals des ersten Schieberegisters (201) anlegt und es zu jedem anderen Zeitpunkt an den einen Dateneingang

(A) des zweiten Addierers (14) anlegt.
3. Digitaladdierer nach Anspruch 1, dadurch gekennzeichnet , daß die erste Eingabeeinrichtung eine Einrichtung (1, 4, 2, 6) zum Anlegen eines Paares von ersten kleinen Daten, bestehend aus einer vorgegebenen Anzahl von Bits als Teil auf der niedrigerwertigen Seite in jedem Paar einer Vielzahl von aufzuaddierenden Datenpaaren, an den ersten Addierer (13) in einer 1-Bit-Folge von den niedrigstwertigen Bits ausgehend aufweist;

daß die zweite Eingabeeinrichtung eine Einrichtung (5, 10, 7, 11) aufweist, um ein Paar von zweiten kleinen Daten im Anschluß an die ersten kleinen Daten jedes Datenpaares, bestehend aus einer vorgegebenen Anzahl von Bits, an den zweiten Addierer (14) in

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einer 1-Bit-Folge anzulegen, ausgehend von Bits auf der niedrigerwertigen Seite der zweiten kleinen Daten nach Beendigung des Anlegens sämtlicher Bits der ersten kleinen Daten an den ersten Addierer (13);

und daß die Ausgabeeinrichtung ein erstes Schieberegister (12), das den Additionsausgang des ersten Addierers (13) in Abhängigkeit vom Taktsignal (CLK₁) verzögert, bis die zweiten kleinen Daten an den zweiten Addierer (14) angelegt worden sind, sowie eine Einrichtung (8, 9) aufweist, um ein Ausgangssignal des ersten Schieberegisters (12) mit dem Ausgangssignal des zweiten Addierers (14) zu kombinieren und ein kombiniertes Ausgangssignal (305) zu liefern.
4. Digitaladdierer nach Anspruch 3, dadurch gekennzeichnet, daß die erste Eingabeeinrichtung folgende Baugruppen aufweist: Erste und zweite Register (1, 2), an die die jeweiligen Paare von aufzuaddierenden Daten jeweils angelegt werden, zweite und dritte Schieberegister (4, 6), die auf das Taktsignal (CLK₁) ansprechen und an die die ersten kleinen Daten mit parallelen Ausgängen der ersten und zweiten Register (1, 2) jeweils parallel angelegt werden und eine Einrichtung (A, B) zum seriellen Anlegen der zweiten und dritten Schieberegister (4, 6) an den ersten Addierer (13); daß die zweite Eingabeeinrichtung folgende Baugruppen aufweist: Vierte und fünfte Schieberegister (5, 7), die auf das Taktsignal (CLK₁) ansprechen und an die die zweiten kleinen Daten mit parallelen Ausgängen der ersten bzw. zweiten Register

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(1, 2) jweils parallel angelegt werden/ sechste und siebte Schieberegister (10, 11), die auf das Taktsignal (CLK₁) ansprechen, jeweils ein Fassungsvermögen gleich der Anzahl der Bits der ersten kleinen Daten besitzen und an die die seriellen Ausgänge der vierten und fünften Schieberegister (5, 7) jeweils angelegt werden, und eine Einrichtung (A, B) zum Anlegen der seriellen Ausgänge der sechsten und siebten Schieberegister (10, 11) an den zweiten Addierer (14); und daß die Ausgabeeinrichtung (305) folgende Baugruppen aufweist: Achte und neunte Register (8, 9), die auf das Taktsignal (CLK^) ansprechen, jeweils ein Fassungsvermögen gleich dem des ersten Schieberegisters (4) besitzen und an die die Serienausgänge des ersten Schieberegisters (4) bzw. des zweiten Addierers (14) jeweils angelegt werden und ein zehntes Register (3), an das die parallelen Ausgänge der achten und neunten Register (8, 9) jeweils auf einer Seite der niedrigerwertigen Bits und der höherwertigen Bits angelegt werden.

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