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Die Erfindung bezieht sich auf eine digitale Rechenschaltung,
insbesondere auf dein Gebiet der digitalen Signalverarbeitung
bestimmt für Gleitkommarechnungen vom Typ der Faltung der Form
Σi Ci Xj mit j = i+k, wobei j und k relative ganze Zahlen sind
und i eine ganze natürliche Zahl ist und wobei Ci komplexe
Koeffizienten und Xj komplexe und reelle Daten darstellen.
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Es gibt zahlreiche Anwendungen, bei denen derartige
Berechnungen durchgeführt werden, beispielsweise bei der
Verarbeitung von Radarsignalen und spezieller für die digitale
Impulskompression und die digitale Amplituden-Phasen-Demodulation.
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Es sind integrierte Signalverarbeitungsschaltungen bekannt,
die ähnliche Berechnungen durchführen. Dies gilt
beispielsweise für den Signalprozessor IMS A100 der Firma INMOS. Diese
Schaltung ist ein Blockrechenwerk, das im wesentlichen einen
Multiplizierakkumulator enthält und das als Aufbaueinheit für
verschiedene Anwendungen dienen kann und leicht in Kaskade
geschaltet werden kann.
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Diese bekannte Schaltung hat jedoch als Nachteile, daß sie
einerseits eine für gewisse Anwendungsfälle unzureichende
begrenzte Rechenleistung hat und daß sie andererseits nicht
direkt für die Verarbeitung komplexer Werte geeignet ist. Damit
eine solche Verarbeitung durchgeführt werden kann, müssen
zusätzliche Schaltungen vorgesehen werden, was die Kosten
erhöht und in einem gewissen Maß die Leistungsfähigkeit
beeinträchtigt.
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Ein digitaler Signalprozessor mit mehreren
Multiplizier-Akkumulier-Zellen ist in dem Aufsatz "Packing a signal processor
onto a signle digital Board" von L. SCHIRM IV in der
Zeitschrift ELECTRONICS, Bd. 52, Nr. 26, vom Dezember 1979,
Seiten 109-115 beschrieben. Dieser Prozessor kann jedoch nur
reelle Werte und keine komplexen Werte verarbeiten.
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Ein Ziel der Erfindung ist es somit, diesen Nachteilen
abzuhelfen, indem eine integrierte Schaltung vorgesehen wird, die
Gleitkommarechnungen an komplexen Größen durchführen kann und
die leicht kaskadierbar ist.
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Die Erfindung ist im Patentanspruch 1 definiert.
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Nach der Erfindung wird eine integrierte digitale
Rechenschaltung insbesondere auf dem Gebiet der digitalen
Signalverarbeitung bestimmt für Gleitkommaberechnungen vom Typ der
Faltung vorgeschlagen, wie sie in den Patentansprüchen
definiert ist.
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Dank ihres Aufbaus kann eine solche Schaltung in Kaskade
geschaltet werden, was ermöglicht, sehr große Faltungstiefen zu
erreichen. Die Weitergabe von Koeffizienten von einer Zelle
zur anderen ermöglicht eine beträchtliche Reduzierung der
Latenz zeit zwischen den Ausgaben gültiger Resultate, was zu
sehr kurzen Ansprechzeiten führt. Diese Architektur
ermöglicht somit ihre Umschaltungen von einem Codetyp zu einem
anderen, also adaptive Bearbeitungen mit verbesserten
Eigenschaften.
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Ein besseres Verständnis der Erfindung und weitere Merkmale
und Vorteile ergeben sich aus der nachfolgenden Beschreibung
und den beigefügten Zeichnungen, in denen:
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Fig. 1 ein Blockschaltbild der Schaltung nach der Erfindung
zeigt;
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Fig. 2 ein Schaltbild einer Operationszelle der Schaltung
nach der Erfindung zeigt;
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Fig. 3 Diagramme von in der Schaltung von Fig. 1
verwendeten Takt- und Steuersignalen zeigt;
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Fig. 4 Diagramme von Eingaben komplexer oder reeller
Koeffizienten und Daten zeigt;
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Fig. 5 Diagramme von Signalen an verschiedenen Punkten der
Schaltung für den Fall komplexer Daten zeigt und
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Fig. 6 Diagramme von Signalen an den gleichen Punkten der
Schaltung für den Fall reeller Daten zeigt.
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Fig. 1 ist ein allgemeines Blockschaltbild der
erfindungsgemäßen Schaltung. Sie enthält grundsätzlich K gleiche
Operationszellen CO0 bis COK-1. Diese Zellen sind über eine
Logikeinheit 100, die die zeitliche Verteilung und die mögliche
Datenverteilung gemäß den unten folgenden Ausführungen
gewährleistet, parallel an den die Daten DT empfangenden
Dateneingang angeschlossen.
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Die komplexen Koeffizienten Ci werden über den Eingang EC zur
ersten Zelle CO0 übertragen, an der sie angewendet und mit
einer geeigneten Verzögerung zur nächsten Zelle CO1
weitergeleitet werden, usw.. Die Koeffizienten bewegen sich somit von
einer Zelle zur nächsten bis zum Ausgang SC.
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Jede Zelle enthält im wesentlichen eine Multipliziereinheit
und einen Additionsakkumulator zur Realisierung der Rechnung
Σi Ci Xj für einen gegebenen Wert von (j=i+k), der von einer
Zelle zur nächsten zunimmt.
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Die Ergebnisse werden am Ausgang SR der Zelle geliefert, und
das Endergebnis ist an diesem Ausgang vorhanden, wenn am
Ausgang SM der Zelle ein Bestätigungssignal vorhanden ist. Die
von allen Zellen nacheinander gelieferten Ergebnisse werden
durch eine Umgruppierungsschaltung 22 umgruppiert, die von
den Bestätigungssignalen der verschiedenen Zellen gesteuert
ist. Diese Schaltung 22 liefert somit die Folge der
bestätigten Ergebnisse an eine Schaltung 24 zum Formatieren der
Ergebnisse und zum Runden, die die Formatierung der Ergebnisse
unter der Steuerung eines Signals SAR in Abhängigkeit vom
beabsichtigten Integrationsgewinn, d.h. von der Anzahl der in
einer Zelle durchgeführten Elementarmultiplikationen auswählt.
Das Signal SAR wird über ein Übertragungsregister 23, das von
einem Taktsignal HC gesteuert wird, zur Schaltung 24
übertragen. Die formatierten und gerundeten Ergebnisse werden über
ein Übertragungsregister 25, das von einem Taktsignal HM
gesteuert wird, zu einem Ausgang SRT übertragen. Damit mehrere
der Schaltungen von Fig. 1 in Kaskade geschaltet werden
können, wird an einen Ausgang RDY ein Signal "Ergebnisausgabe
bereit" geliefert. Dieses Signal ist aktiv, wenn die
Ergebnisse den Ausgang SRT verlassen. Dieses Signal ist das
Ausgangssignal einer ODER-Schaltung 26, die die
Bestätigungssignale von den Ausgängen SM aller Operationszellen empfängt,
wobei das Ausgangssignal dieser ODER-Schaltung über ein vom
Taktsignal HM gesteuertes Register 27 übertragen wird.
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Ein Eingang DM ermöglicht das Anlegen eines
Dezimierungssignals an die erfindungsgemäße Schaltung über ein vom
Taktsignal HC gesteuertes Register 20. In gewissen Fällen kann
nämlich das Erzeugen von Ergebnissen für alle Rechenpunkte eine
zu große Belastung für die nachfolgenden
Anwendungsschaltungen darstellen. Daß diese Belastung ohne Genauigkeitsverlust
und ohne daß die erfindungsgemäße Schaltung unnütze Elemente
enthält, angepaßt werden kann, ist vorgesehen, auf die
Verzögerung der Übertragung der Koeffizienten von einer Zelle zur
nächsten einzuwirken, um einen von zwei Rechenpunkten zu
unterdrücken. Dies wird durch Anlegen des Dezimierungssignals
parallel an alle Operationszellen erhalten, wie anschließend
in Verbindung mit Fig. 2 zu erkennen sein wird.
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Eine Taktschaltung 21 liefert die verschiedenen notwendigen
Signale unter der Steuerung eines Modussignals (komplexe
Daten/reelle Daten). Diese Taktschaltung wird von externen Signalen
HOR (Grundtakt) und SL (langsame Synchronisation)
synchronisiert. Die Steuersignale SAR, DM und MODE werden
beispielsweise von einer Verwaltungseinheit 28 geliefert.
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Die Logikeinheit 100 enthält schließlich Übertragungsregister
10, 11, 12, 14, die von den Taktsignalen HC, HY, H2 bzw. H3
gesteuert werden, sowie eine Schaltung 13 zum Multiplizieren
mit (-1) und einen vom Signal CMX gesteuerten Multiplexer 15
mit drei Eingängen.
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Fig. 2 zeigt das Schaltbild einer Operationszelle. Eine
solche Zelle enthält im wesentlichen eine vom Taktsignal HM
gesteuerte Multipliziereinheit 31, eine Addiereinheit 33, ein
vom Taktsignal HM gesteuertes Akkumulatorregister 34 und ein
vom gleichen Taktsignal HM gesteuertes zweites Register 35,
das im Anschluß an das Register 34 in die Akkumulatorschleife
eingefügt ist. Ein vom Taktsignal HM gesteuertes Register 32
ist hier zwischen die Multipliziereinheit und die
Addiereinheit eingefügt. Dieses Register könnte natürlich auch
weggelassen werden oder im Inneren der Multipliziereinheit 31
angeordnet sein; in der Multipliziereinheit 31 und in der
Addiereinheit 33 können auch mehrere gleichartige Register (zur
Ermöglichung der Pipeline-Verarbeitung) angebracht werden.
Die Eingänge der Multipliziereinheit 31 empfangen einerseits
die von der Logikeinheit 100 (Fig. 1) übertragenen Daten ED
und andererseits über ein vom Taktsignal HX gesteuertes
Register 30 die vom Eingang EC kommenden Koeffizienten. Der
Ausgang SR der Zelle wird vom Ausgang des Registers 35 gebildet.
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Der Übertragungsbus für die vom Eingang EC kommenden
Koeffizienten weist zwei zusätzliche Leiter auf. Der Bus enthält
somit beispielsweise im dargestellten Fall acht Leiter zum
Übertragen von acht Bits, die den Wert des Koeffizienten
repräsentieren, sowie zwei zusätzliche Leiter, die ein
Nullstellbit RAZ (Bit 8) und ein Bit (Bit 9), das die Erzeugung
des Ergebnisbestätigungssignals ermöglicht, übertragen.
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Die Bits 0 bis 7 werden also an die Multipliziereinheit 31
angelegt, das Bit 8 wird als Nullstellsignal RAZ des
Registers 34 über ein vom Taktsignal HB gesteuertes Register 36
angelegt, und das Bit 9 bildet das Bestätigungssignal am
Ausgang SM nach Durchgang durch zwei aufeinanderfolgende
Register 37 und 38, die vom Taktsignal HC gesteuert werden.
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Die Koeffizienten und die zwei zusätzlichen Bits werden im
übrigen über eine vom Dezimierungssignal DM gesteuerte
Übertragungsschaltung 40 zum Ausgang SC übertragen. Diese
Übertragungsschaltung weist ein vom Taktsignal HX gesteuertes
Eingangsregister 41 und einen Multiplexer 44 mit zwei
Eingängen auf, von denen der eine, der mit 0 bezeichnet ist, direkt
mit dem Ausgang des Registers 41 verbunden ist, während der
andere, der mit 1 bezeichnet ist, über zwei vom Taktsignal HX
gesteuerte, in Serie geschaltete Register 42 und 43 mit dem
Register 41 verbunden ist. Der Multiplexer 44 wird vom
Dezimierungssignal DM gesteuert.
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Die Arbeitsweise der Anordnung wird nun unter Bezugnahme auf
die Figuren 1 und 2 und auf die in den Figuren 3 bis 6
dargestellten Signale erläutert, die Signale an verschiedenen
Punkten der Schaltung zeigen, die durch von Kreisen umgebene
Buchstaben gekennzeichnet sind.
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Die Arbeitsweise beruht auf der klassischen Zerlegung:
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Σi Ci Xi+k = Σi(Ai + jBi) (Ri+k + jIi+k)
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= Σi[AiRi+k - BiIi+k] + jΣi[AiIi+k + BiRi+k] (1)
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und auf der abwechselnden Benutzung der Multipliziereinheit
und des Additionsakkumulators jeder Zelle für die Berechnung
und die Addition der jeweiligen reellen und imaginären
Teilprodukte.
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Fig. 3 zeigt die verschiedenen Taktsignale und das
Steuersignal CMX in Abhängigkeit vom Zustand des Signals MODE. Die
Signale HM, HC, HB, H2, H3 haben stets die gleiche Frequenz,
unabhängig vom Signal MODE.
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Dieses Signal hat den niedrigen Zustand, wenn die an den
Eingang DT der Schaltung gelieferten Signale in komplexer Form
vorliegen, während es den hohen Zustand hat, wenn diese Daten
reell sind.
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Die Taktsignale HX und HY haben die doppelte Frequenz, wenn
die bearbeiteten Daten reell sind.
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Das Signal SL ist ein Signal der langsamen Synchronisation,
das die Synchronisierung der aufeinanderfolgenden
Eingangsdaten liefert, wobei der Eingang DT nacheinander den Realteil
und dann den Imaginärteil jedes Datenwerts empfängt, wenn die
Daten komplex sind, und nacheinander jeden Datenwert, wenn
die Daten reell sind.
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Das Signal CMX mit zwei Bits ist so beschaffen, daß der
Multiplexer 15 für jeden komplexen Datenwert nacheinander seine
Eingänge 0, 1, 2 und 0 auswählt, während für reelle Daten der
Eingang 0 ständig ausgewählt wird.
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Fig. 4 zeigt die Diagramme der Eingangskoeffizienten und der
reellen oder komplexen Daten. Darunter finden sich wieder die
Taktsignale HM, HC, HY, HX und das Signal MODE sowie das
Steuersignal CMX.
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Für den Fall komplexer Daten empfängt der Eingang DT
nacheinander die Realteile und die Imaginärteile jedes Datenwerts
R1, I1, R2, I2 in einem Takt, der der Hälfte der Taktfrequenz
HM entspricht und der mit dem Taktsignal HC in Phase ist. Am
Punkt A ergeben sich nach dem Durchgang durch das Register 10
die gleichen Werte, jedoch um eine Taktperiode HC verschoben.
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Bei BO, nach Durchgang durch das vom Taktsignal HY mit einer
bezüglich HC verdoppelten Periode gesteuerte Register 11, sind
nur die aufeinanderfolgenden Realteile R1, R2 ... zu finden.
Bei B1, nach Durchgang durch das vom Taktsignal H2 mit der
gleichen Periode wie HY, jedoch um eine Periode von HM
versetzt, gesteuerte Register 12, sind nur die
aufeinanderfolgenden Imaginärteile I1, I2 ... vorzufinden. Bei B2, nach
Durchgang durch die Multipliziereinheit 13 mit dem
Multiplikator (-1) und das vom Taktsignal H3 mit der gleichen Periode
wie H2, jedoch um eine Periode von HM versetzt, gesteuerte
Register 14, werden nur die aufeinanderfolgenden Werte -I1,
-I2, ... vorgefunden.
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Die Daten ED am Punkt C werden somit von der Aufeinanderfolge
RI, I1, -I1, R1, R2, I2, -I2, R2, ... im Takt des Taktsignals
HM gebildet.
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Die an den Eingang EC angelegten Koeffizienten erscheinen im
übrigen am Punkt D im Takt des Takts HX (=HC) in Form der
Aufeinanderfolge der Realteile und der Iinaginärteile A1, B1,
A2, B2 ...
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Im Gegensatz dazu haben im Rahmen reeller Daten (rechter Teil
von Fig. 4) die Taktsignale HY und HX die doppelte Frequenz,
und es wird ständig der Eingang O des Multiplexers 15
ausgewählt. Am Punkt C erscheint somit die Aufeinanderfolge der
reellen Daten D1, D2 ... im Takt des Taktsignals HY (=HC),
und am Punkt C erscheint die Aufeinanderfolge der Realteile
und der Imaginärteile der Koeffizienten A1, B1, A2, B2 ...
mit einem verdoppelten Takt, dem des Taktsignals HX (=HM).
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Fig. 5 zeigt die Diagramme von Signalen an verschiedenen
Punkten einer Operationszelle, beispielsweise der ersten
Zelle CO0 für den Fall komplexer Daten. Die im Takt des
Taktsignals HM arbeitende Multipliziereinheit 31 liefert (am Punkt
I) nacheinander und abwechselnd die partiellen Produkte zur
Erzielung der Realteile und der Imaginärteile der Berechnung
gemäß der Gleichung (1). Um dieses Erzielen zu ermöglichen,
müssen alle Teilprodukte des Realteils, also jeweils eines
von zwei Teilprodukten, sowie diejenigen des Imaginärteils,
addiert werden, d.h. daß diese Operationen ineinander
verzahnt durchgeführt werden. Dies wird mit Hilfe des Registers
35 verwirklicht, das in die Schleife des
Additionsakkumulators eine Verzögerung um eine Periode des Taktsignals HM
einführt. In diesen Diagrammen sind an den Punkten J und SR die
Summen der Realteile mit ΣR und die signifikanten Summen der
Imaginärteile, d.h. entsprechend den vollständigen Stufen der
Berechnung, mit ΣI bezeichnet, wobei die Zahl über dem
Zeichen Σ der Nummer der Stufe entspricht, während mit P alle
Zwischensummen ohne Signifikanz bezeichnet sind. Somit ist zu
erkennen, daß das Endergebnis, hier 3ΣR und 3ΣI ain Ausgang SR
zwei Perioden des Taktsignals HC später als das Auftreten
des Imaginärteils B3 des letzten Koeffizienten am Punkt D
erscheint. Das Bit zur Bestätigung des Ergebnisses (Bit 9)
wird gleichzeitig wie dieser Imaginärteil B3 an den
Koeffizientenbus gelegt, und es wird mit Hilfe der Register 37 und
38 in der Zelle um zwei Perioden von HC verzögert.
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In gleicher Weise muß das Nullstellen RAZ des Registers 34
unmittelbar vor dem Einschreiben des ersten Teilprodukts A1R1
in dieses Register erfolgen. Das dieses Nullstellen steuernde
Bit 8 wird somit zur gleichen Zeit wie der Realteil A1 des
ersten Koeffizienten übertragen, und es wird in der Zelle
mittels des Registers 36 mit dem Taktsignal HB synchronisiert.
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Die Koeffizienten und die zusätzlichen Bits werden zum
Ausgang SC und somit zur nächsten Zelle durch die
Übertragungsschaltung 49 übertragen (siehe die Diagramme bei E und G in
Fig. 5).
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Wenn der Normalbetrieb ohne Dezimierung vorliegt, wählt der
Multiplexer 44 seinen Eingang O (Fig. 2) aus. Die
Koeffizienten werden an den Eingang der Multipliziereinheit 31 der
nächsten Zelle CO1 mit einer Verzögerung um zwei Perioden des
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Taktsignals HX bezüglich des Punkts D der Zelle CO0 angelegt,
was auf das Register 41 der Schaltung 40 und das Register 30
der nachfolgenden Zelle zurückzuführen ist. Diese Zelle wird
somit die Berechnung Σi Ci Xi+k für den Wert k=1 usw. für die
verschiedenen Zellen durchführen. Wegen dieser Weiterleitung
der Koeffizienten von einer Zelle zur nächsten im Verlauf der
Berechnung wird eine sehr große Reduzierung der Totzeiten
zwischen gültigen Resultaten aufgrund der Latenzzeiten der
Schaltungen erhalten (der Zeiten, die die Eingabe der
Koeffizienten vom Beginn des Ausgebens der gültigen Resultate
trennt). Dieser Vorteil ist sehr bedeutend für die
Verwirklichung adaptiver Verarbeitungen mit kürzerer Ansprechzeit.
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Wenn das Dezimierungssignal DM aktiv ist, wählt der
Multiplexer 44 seinen Eingang 1 aus. Die Koeffizienten werden an den
Eingang der Multipliziereinheit 31 der nachfolgenden Zelle
CO1 mit einer Verzögerung um vier Perioden des Taktsignals
HX bezüglich des Punkts D der Zelle CO0 wegen der Register 41
bis 43 der Schaltung 40 und des Registers 30 der
nachfolgenden Zelle angelegt. Die Zelle CO1 wird somit die Berechnung
Σi Ci Xi+k für den Wert k=2 und nicht k=1 wie im vorangehenden
Fall durchführen. Die Operationszellen führen die Berechnungen
für jeweils zwei ansteigende Werte von und nicht für alle
Werte von durch. Die Anzahl der durch die
Anwendungsschaltungen zu verarbeitenden gültigen Ergebnisse wird somit durch
zwei geteilt. Diese Dezimierung erfolgt, ohne daß nicht
ausgenutzte Zellen vorhanden sind und ohne daß die Anzahl der
Koeffizienten und der angewendeten Daten verringert wird.
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Die Dezimierung erfolgt somit ohne eine Reduzierung der
Genauigkeit in den Berechnungen an den beibehaltenen Punkten.
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Fig. 6 zeigt die Diagramme von Signalen an verschiedenen
Punkten einer Operationszelle, beispielsweise der ersten CO0,
für den Fall reeller Daten. Wegen der Multiplikation mit zwei
Frequenzen des Taktsignals HY (das auf die Übertragung der
Daten an den Eingang 0 des Multiplexers 15 in der Logik 100
von Fig. 1 einwirkt) und HX (das auf die Koeffizienteneingabe
in jede Zelle einwirkt) und wegen der ständigen Auswahl des
Eingangs 0 des Multiplexers 15 wird eine zeitliche Koinzidenz
zwischen jedem aufeinanderfolgenden Datenwert und den Real-
und Imaginärteilen eines entsprechenden Koeffizienten erzielt.
Die Funktionsweise jeder Zelle ist die gleiche wie die, die
oben in Verbindung mit Fig. 5 angegeben wurde. Abgesehen von
einer Anpassung der Taktschaltung 21 an das Steuersignal MODE,
die für jeden Techniker offensichtlich ist, kann die
Schaltung nach der Erfindung somit ohne wesentliche Modifikation
sowohl reelle Daten als auch komplexe Daten verarbeiten.
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Es sei bemerkt, daß in der erfindungsgemäßen digitalen
Rechenschaltung die aus jeder Operationszelle kommenden
Ergebnisse wegen der Weiterleitung der Koeffizienten von einer
Zelle zur nächsten an den Eingängen der
Umgruppierungsschaltung 22 nacheinander vorhanden sind, die kein Multiplexer
sein muß, sondern vielmehr eine einfache Gruppe von
Torschaltungen sein kann, die von den Bestätigungssignalen der
Ausgänge SM der Zellen gesteuert werden. Dieses zeitlich
aufeinanderfolgende Erscheinen der Ergebnisse am Ausgang der
Schaltung 22 hat den Vorteil, daß eine einzige Schaltung 24 zur
Formatierung der Ergebnisse und zur Rundung (und nicht eine
Schaltung pro Zelle) verwendet werden kann. Wie bereits
angegeben wurde, wird die Formatierung der Ergebnisse somit
abhängig von der Anzahl der durch jede Zelle durchgeführten
Multiplikationen gesteuert, d.h. von der Anzahl der für die
Berechnung in einer Zelle verwendeten Koeffizienten und
Daten. Diese Parameter werden vorher festgelegt, und die
Verwaltungseinheit 28 kann ein hier aus drei Bits bestehendes
Steuersignal SAR liefern. Die Schaltung 24 ermöglicht es, die
gegebenen Resultate, beispielsweise mit zweiunddreißig Bits,
in abgerundete Resultate zu überführen, die beispielsweise
durch zwanzig Bits angegeben werden.
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Wie zu erkennen ist, sind die nach der Erfindung
ausgebildeten digitalen Rechenschaltungen ohne Schwierigkeit wegen der
Ausgänge SC, RDY und SRT kaskadierbar. Auf diese Weise können
ohne weiteres sehr große Faltungstiefen erhalten werden.
Indem
die Steuersignale der Operationszellen gleichzeitig mit
den Koeffizienten über zwei zusätzliche Leiter des
Koeffizientenbuses übertragen werden, wird ein stark vereinfachtes
System zur Resultatbestätigung und zur Nullstellung erhalten.
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Da mit komplexen Werten gearbeitet wird, ist klar, daß die
Rechenschaltungen in bezug auf Realteil-Imaginärteil-Paare
der Eingangswerte synchronisiert werden müssen. Dies wird mit
Hilfe des Signals SL der langsamen Synchronisierung erzielt,
das die Taktschaltung 21 synchronisiert.
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Das beschriebene Ausführungsbeispiel ist natürlich keine
Einschränkung der Erfindung; insbesondere sind die an den
Verbindungen in den verschiedenen Figuren angegebenen
Zahlenwerte der Bits nur einfache Beispiele.