JPH01295365A - デジタル計算用集積回路 - Google Patents
デジタル計算用集積回路Info
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- JPH01295365A JPH01295365A JP63310980A JP31098088A JPH01295365A JP H01295365 A JPH01295365 A JP H01295365A JP 63310980 A JP63310980 A JP 63310980A JP 31098088 A JP31098088 A JP 31098088A JP H01295365 A JPH01295365 A JP H01295365A
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- 238000011176 pooling Methods 0.000 claims abstract description 3
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- 101100001475 Aeromonas hydrophila subsp. hydrophila (strain ATCC 7966 / DSM 30187 / BCRC 13018 / CCUG 14551 / JCM 1027 / KCTC 2358 / NCIMB 9240 / NCTC 8049) alr-1 gene Proteins 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、特にデジタル信号処理における〒Ｃ，Ｘｊ
（ここでｊ−ｉ＋にで、ｊおよびｋは相対的整数であり
、ｌは自然整数であり、Ｃ１は複索係数であり、Ｘ、は
複素数データまたは実数データを示す）の状態のたたみ
こみ形スライディング計算のために設計されたデジタル
計算用集積回路に関する。
（ここでｊ−ｉ＋にで、ｊおよびｋは相対的整数であり
、ｌは自然整数であり、Ｃ１は複索係数であり、Ｘ、は
複素数データまたは実数データを示す）の状態のたたみ
こみ形スライディング計算のために設計されたデジタル
計算用集積回路に関する。
（従来の技術）
このタイプの計算、例えばレーダ信号を処理する場合の
計算、特にデジタルパルス圧縮およびデジタル振幅／位
相復調用の計算を行う多数の応用例がある。
計算、特にデジタルパルス圧縮およびデジタル振幅／位
相復調用の計算を行う多数の応用例がある。
同じような計算を行う公知の信号処理用集積回路もある
。例えば、１８Ｍ０８社による信号プロセッサＩＭＳＡ
１００がある。この回路は異なる用途用のコンストラク
ションブロックとして使用でき、かつ容易にカスケード
接続される乗算アキュムレータから基本的に成る演算ブ
ロックである。
。例えば、１８Ｍ０８社による信号プロセッサＩＭＳＡ
１００がある。この回路は異なる用途用のコンストラク
ションブロックとして使用でき、かつ容易にカスケード
接続される乗算アキュムレータから基本的に成る演算ブ
ロックである。
（発明が解決しようとする課題）
しかしながら、この従来技術の回路の欠点は、まず計算
力がある用途に対して不十分で、限定されていることお
よび次に複素値の処理に直接適合できないことにある。
力がある用途に対して不十分で、限定されていることお
よび次に複素値の処理に直接適合できないことにある。
このタイプの処理演算をできるようにするには、補助回
路を設けなければならないが、このことによりコストが
ある程度高くなり、性能が損なわれることになる。
路を設けなければならないが、このことによりコストが
ある程度高くなり、性能が損なわれることになる。
よって、本発明の目的は、複素値に対するスライディン
グ計算を行うことができ、かつ容易にカスケード接続で
きる集積回路を提供することにより、これら欠点を解決
することにある。
グ計算を行うことができ、かつ容易にカスケード接続で
きる集積回路を提供することにより、これら欠点を解決
することにある。
（課題を解決するための手段）
本発明によれば、特にデジタル信号処理における〒Ｃ，
Ｘｊ （ここでｊ−ｉ＋にで、ｊおよびｋは相対的整数
で、ｌは自然整数で、Ｃ１は複素係数を示し、Ｘｊは複
素または実数データのいずれかを示す）の状態のたたみ
こみ形スライディング計算用に設計されたデジタル計算
用集積回路において、 人力データを同時に受ける複数の演算セルを含み、これ
らセルの各々は各演算セルがｋの異なる値に対応する計
算を実行するよう加算アキュムレータに前置された乗算
器と、計算の実数部分と虚数部分をクロックレートで交
互に処理するようアキュムレータのレジスタの後方であ
って、加算アキュムレータのループ内に挿入された第２
レジスタと、転送回路を含み、各係数の実数部分および
虚数部分は伝送バスにより前記演算セルのうちの第１セ
ルへ逐次送られ、この第１セルで最初に前記乗算器の入
力端へ印加され、次に適当な遅延にて前記転送回路によ
って次のセルへ再送信され、よって前記係数は一つのセ
ルから次のセルへと伝送され、 更に前記演算セルに対する前記データの実数部分および
虚数部分の時間配分および繰返しを保証して各セルの乗
算器が計算の実数および虚数部分積を連続的かつ交互に
与えることができるよう前記データおよび異なるクロッ
ク信号を受ける論理デバイスを備えていることを特徴と
する。
Ｘｊ （ここでｊ−ｉ＋にで、ｊおよびｋは相対的整数
で、ｌは自然整数で、Ｃ１は複素係数を示し、Ｘｊは複
素または実数データのいずれかを示す）の状態のたたみ
こみ形スライディング計算用に設計されたデジタル計算
用集積回路において、 人力データを同時に受ける複数の演算セルを含み、これ
らセルの各々は各演算セルがｋの異なる値に対応する計
算を実行するよう加算アキュムレータに前置された乗算
器と、計算の実数部分と虚数部分をクロックレートで交
互に処理するようアキュムレータのレジスタの後方であ
って、加算アキュムレータのループ内に挿入された第２
レジスタと、転送回路を含み、各係数の実数部分および
虚数部分は伝送バスにより前記演算セルのうちの第１セ
ルへ逐次送られ、この第１セルで最初に前記乗算器の入
力端へ印加され、次に適当な遅延にて前記転送回路によ
って次のセルへ再送信され、よって前記係数は一つのセ
ルから次のセルへと伝送され、 更に前記演算セルに対する前記データの実数部分および
虚数部分の時間配分および繰返しを保証して各セルの乗
算器が計算の実数および虚数部分積を連続的かつ交互に
与えることができるよう前記データおよび異なるクロッ
ク信号を受ける論理デバイスを備えていることを特徴と
する。
（作 用）
この回路にアーキテクチャにより、このタイプの回路は
カスケード取付けできるので、極めて大きなたたみこみ
深さを得ることができる。係数は一つのセルから次のセ
ルへ伝わるので、有効化された結果が出力される間の遅
れ時間を大きく低減できる。このことは、レスポンス時
間が短くなることを意味する。よって、このアーキテク
チャはあるタイプのコードから他のコードへ瞬間的な切
換えを行うので、改善された性能特性で適応的処理を行
う。
カスケード取付けできるので、極めて大きなたたみこみ
深さを得ることができる。係数は一つのセルから次のセ
ルへ伝わるので、有効化された結果が出力される間の遅
れ時間を大きく低減できる。このことは、レスポンス時
間が短くなることを意味する。よって、このアーキテク
チャはあるタイプのコードから他のコードへ瞬間的な切
換えを行うので、改善された性能特性で適応的処理を行
う。
（実施例）
第１図は、本発明に係る回路の全体のブロック図である
。この回路は主にに個の同一演算セルＣ００からＣ０Ｋ
−１から成る。これらセルは、データＤＴを受けるデー
タ入力端に論理デバイス１００を介して並列に接続され
ており、論理デバイス１００は所定時間にデータを配分
し、必要な場合データを繰返すが、これについては後述
する。
。この回路は主にに個の同一演算セルＣ００からＣ０Ｋ
−１から成る。これらセルは、データＤＴを受けるデー
タ入力端に論理デバイス１００を介して並列に接続され
ており、論理デバイス１００は所定時間にデータを配分
し、必要な場合データを繰返すが、これについては後述
する。
複素係数ＣＩは、入力端Ｅ。を介して第１セルＣＯＯへ
送られ、このセルで使用され、適当な遅延時間の後に次
のセルＣＯＩ等へ再伝送される。
送られ、このセルで使用され、適当な遅延時間の後に次
のセルＣＯＩ等へ再伝送される。
従って、これらの係数は、出力端ＣＴに至るまでセルを
次から次へと伝えられる。
次から次へと伝えられる。
各セルは一つのセルから次のセルに移るにつれて増加す
るｋ （ｊ−ｉ＋ｋ）の所定の値に対し計算￥Ｃ，Ｘｊ
を行うため乗算器と加算器のアキュムレータを基本的に
有する。
るｋ （ｊ−ｉ＋ｋ）の所定の値に対し計算￥Ｃ，Ｘｊ
を行うため乗算器と加算器のアキュムレータを基本的に
有する。
これら結果は、セルの出力端で得られ、セルの出力端Ｓ
Ｍに有効信号があるとき出力端ＳＲに最終結果が存在す
る。すべてのセルにより得られるこれらの結果は、種々
のセルの有効信号により制御されるプール化回路２２に
よりプールされる。
Ｍに有効信号があるとき出力端ＳＲに最終結果が存在す
る。すべてのセルにより得られるこれらの結果は、種々
のセルの有効信号により制御されるプール化回路２２に
よりプールされる。
従って、この回路２２は、結果フレーミングおよび丸め
回路２４へ有効化された結果のシーケンスを与え、回路
２４は意図されている積分ゲイン、例えばセル内で行な
われる基本的乗算の回数に応じ、信号ＳＡＲの制御にも
とづき結果の７レーミングを選択する。信号ＳＡＲは、
クロック信号ＨＣにより制御される転送レジスタ２３に
より回路２４へ送られる。フレーム化され、丸められた
結果は、クロック信号ＨＭにより制御される転送レジス
タ２５により出力端ＳＲＴへ送られる。数個の回路を第
１図のようにカスケード接続できるようにするため出力
端ＲＤＹにより「結果出力レディー」信号が得られる。
回路２４へ有効化された結果のシーケンスを与え、回路
２４は意図されている積分ゲイン、例えばセル内で行な
われる基本的乗算の回数に応じ、信号ＳＡＲの制御にも
とづき結果の７レーミングを選択する。信号ＳＡＲは、
クロック信号ＨＣにより制御される転送レジスタ２３に
より回路２４へ送られる。フレーム化され、丸められた
結果は、クロック信号ＨＭにより制御される転送レジス
タ２５により出力端ＳＲＴへ送られる。数個の回路を第
１図のようにカスケード接続できるようにするため出力
端ＲＤＹにより「結果出力レディー」信号が得られる。
この信号は、出力端ＳＲＴから結果が出ている限りアク
ティーブである。この信号は、すべての演算セルの出力
端ＳＭの有効信号を受けるＯＲゲート２６の出力信号で
あり、このＯＲゲートの出力信号はクロック信号ＨＭに
より制御されるレジスタ２７により送られる。
ティーブである。この信号は、すべての演算セルの出力
端ＳＭの有効信号を受けるＯＲゲート２６の出力信号で
あり、このＯＲゲートの出力信号はクロック信号ＨＭに
より制御されるレジスタ２７により送られる。
入力信号ＤＭはクロック信号ＨＣにより制御されるレジ
スタ２０により本発明に係る回路への間引き信号の印加
を可能にする。所定の場合には、計算のすべての点に対
応する結果を提供することは後に使用されている回路に
対する過度の負荷になり得る。精度を低下することなく
、かつ不使用の素子を有する本発明の回路を用いること
なくこの負荷に合わせるため一つのセルから次のセルま
での係数の伝送を遅延させて、２つの計算点のうちの一
つを省いている。このことは、第２図に関連して後述す
るようにすべての演算セルに並行に間引き信号を印加す
ることにより行なわれる。
スタ２０により本発明に係る回路への間引き信号の印加
を可能にする。所定の場合には、計算のすべての点に対
応する結果を提供することは後に使用されている回路に
対する過度の負荷になり得る。精度を低下することなく
、かつ不使用の素子を有する本発明の回路を用いること
なくこの負荷に合わせるため一つのセルから次のセルま
での係数の伝送を遅延させて、２つの計算点のうちの一
つを省いている。このことは、第２図に関連して後述す
るようにすべての演算セルに並行に間引き信号を印加す
ることにより行なわれる。
クロック回路２１は、モード信号（複素データモードま
たは実データモード）の制御により、必要な異なる信号
を与える。このクロック回路は、外部信号ＨＯＲ（ベー
スクロック）およびＳＬ（低速同期化）により同期され
る。例えば、制御信号ＳＡＲ，ＤＭおよびＭＯＤＥは、
管理ユニット２８により与えられる。
たは実データモード）の制御により、必要な異なる信号
を与える。このクロック回路は、外部信号ＨＯＲ（ベー
スクロック）およびＳＬ（低速同期化）により同期され
る。例えば、制御信号ＳＡＲ，ＤＭおよびＭＯＤＥは、
管理ユニット２８により与えられる。
最後に、論理回路１００は、クロック信号ＨＣ。
ＨＹ、Ｈ２，Ｈ３によりそれぞれ制御される転送レジス
タ１０，１１，１２．１４と、−１の乗算をするための
回路１３と、信号ＣＭＳにより制御される３−入力端マ
ルチプレクサ１３を有する。
タ１０，１１，１２．１４と、−１の乗算をするための
回路１３と、信号ＣＭＳにより制御される３−入力端マ
ルチプレクサ１３を有する。
第２図は演算セルの図を示す。このタイプのセルは、ク
ロック信号ＨＭにより制御される乗算器３１、加算器３
３、クロック信号ＨＭにより制御されるアキュムレータ
のレジスタ３４と、同じクロック信号ＨＭにより制御さ
れる第２レジスタ３５を基本的に有し、第２レジスタ３
５はアキュムレータレジスタのループ内のレジスタ３４
の後に挿入される。クロック信号ＨＭにより制御される
レジスタ３２はここでは、乗算器と加算器との間に挿入
されている。当然ながらこのレジスタは省略してもよい
し、乗算器３１内に入れてもよい。
ロック信号ＨＭにより制御される乗算器３１、加算器３
３、クロック信号ＨＭにより制御されるアキュムレータ
のレジスタ３４と、同じクロック信号ＨＭにより制御さ
れる第２レジスタ３５を基本的に有し、第２レジスタ３
５はアキュムレータレジスタのループ内のレジスタ３４
の後に挿入される。クロック信号ＨＭにより制御される
レジスタ３２はここでは、乗算器と加算器との間に挿入
されている。当然ながらこのレジスタは省略してもよい
し、乗算器３１内に入れてもよい。
更に（パイプライン処理を可能とするため）乗算器３１
と加算器３３の内部にいくつかの同じようなレジスタを
入れることもできる。乗算器３１の入力端は、論理デバ
イス１０１００（図）により送られるデータＥＤを最初
に受け、次に入力端Ｅ から来る係数をクロック信号Ｈ
Ｘにより制御されるレジスタ３０を通して受ける。セル
の出力端ＳＲは、レジスタ３５の出力端により形成され
る。
と加算器３３の内部にいくつかの同じようなレジスタを
入れることもできる。乗算器３１の入力端は、論理デバ
イス１０１００（図）により送られるデータＥＤを最初
に受け、次に入力端Ｅ から来る係数をクロック信号Ｈ
Ｘにより制御されるレジスタ３０を通して受ける。セル
の出力端ＳＲは、レジスタ３５の出力端により形成され
る。
実際に、入力端Ｅ から来る係数を伝送するためのバス
は、２つの別の導線を有する。よって、このバスは図示
した例に示すように係数の値を表示する８個のビットを
送るための８本の導線と、結果有効化信号の準備を可能
にするリセット化ビットＲＡＺ （ビット８）および１
ビツト（ビット９）をそれぞれ伝える別の２本の導線か
ら成る。
は、２つの別の導線を有する。よって、このバスは図示
した例に示すように係数の値を表示する８個のビットを
送るための８本の導線と、結果有効化信号の準備を可能
にするリセット化ビットＲＡＺ （ビット８）および１
ビツト（ビット９）をそれぞれ伝える別の２本の導線か
ら成る。
よって、乗算器３１にはビット０から７が印加され、ビ
ット８はクロック信号ＨＢにより制御されるレジスタ３
６によりレジスタ３４のリセット化信号ＲＡＺとして印
加され、ビット９はクロック信号ＨＣにより制御される
２つの連続するレジスタ３７および３８を通過した後出
力端ＳＭで有効化信号を形成する。
ット８はクロック信号ＨＢにより制御されるレジスタ３
６によりレジスタ３４のリセット化信号ＲＡＺとして印
加され、ビット９はクロック信号ＨＣにより制御される
２つの連続するレジスタ３７および３８を通過した後出
力端ＳＭで有効化信号を形成する。
更に係数および２つの別のビットは、間引き信号ＤＭに
より制御される転送回路４０により出力端ＳＣへ転送さ
れる。この転送回路は、クロック信号ＨＸにより制御さ
れる入力レジスタ４１および２つの入力端を備えたマル
チプレクサ４４を有する。マルチプレクサ４４の一方（
参照番号Ｏ）は直接レジスタ４１の出力端へ接続され、
他方の入力端（参照番号１）はクロック信号ＨＸにより
制御される２つの直列接続されたレジスタ４２および４
３によりレジスタ４１に接続されている。
より制御される転送回路４０により出力端ＳＣへ転送さ
れる。この転送回路は、クロック信号ＨＸにより制御さ
れる入力レジスタ４１および２つの入力端を備えたマル
チプレクサ４４を有する。マルチプレクサ４４の一方（
参照番号Ｏ）は直接レジスタ４１の出力端へ接続され、
他方の入力端（参照番号１）はクロック信号ＨＸにより
制御される２つの直列接続されたレジスタ４２および４
３によりレジスタ４１に接続されている。
マルチプレクサ４４は、間引き信号ＤＭにより制御され
る。
る。
第１図および第２図を参照し、更に第３〜６図に示した
信号を参照して本ユニットの作動について説明する。第
３〜６図は、丸で囲んだ文字で表示される回路の異なる
点における信号を示す。
信号を参照して本ユニットの作動について説明する。第
３〜６図は、丸で囲んだ文字で表示される回路の異なる
点における信号を示す。
この作動は、次の積率的因数分解
〒’ｌ ｘ１＋に
鱈子（Ａ、＋ｊＢ１）（Ｒ，＋、＋ｊ １１＋ｋ）−千
（Ａ＋ Ｒ＋＋＊ Ｂ ＋ Ｉ ｔ＋ｉ ） ＋ Ｊ
？： ［Ａｔ Ｉ ｔ＋ｉ ＋ Ｂ Ｉ Ｒ１＋＊
）およびそれぞれ実数および虚数部分積を計算し、加算
するための各セルの乗算器および加算器のアキュムレー
タを交互に作用することに基づく。
（Ａ＋ Ｒ＋＋＊ Ｂ ＋ Ｉ ｔ＋ｉ ） ＋ Ｊ
？： ［Ａｔ Ｉ ｔ＋ｉ ＋ Ｂ Ｉ Ｒ１＋＊
）およびそれぞれ実数および虚数部分積を計算し、加算
するための各セルの乗算器および加算器のアキュムレー
タを交互に作用することに基づく。
第３図は異なるクロック信号および制御信号ＣＭＸを信
号ＭＯＤＥの状態の関数として示す。
号ＭＯＤＥの状態の関数として示す。
信号ＨＭ、ＨＣ，ＨＢ、Ｈ２，Ｈ３は信号ＭＯＤＥの状
態とは無関係に常に同じ周波数を有する。
態とは無関係に常に同じ周波数を有する。
この信号ＭＯＤＥは、回路の入力端ＤＴに与えられたデ
ータ部分が複素数の状態にあるときは、低ステートであ
り、これらデータ部分が実数状態にあるときは高ステー
トである。
ータ部分が複素数の状態にあるときは、低ステートであ
り、これらデータ部分が実数状態にあるときは高ステー
トである。
クロック信号ＨＸおよびＨＹは、これらの処理済みのデ
ータ部分が実数のとき周波数が２倍である。
ータ部分が実数のとき周波数が２倍である。
信号ＳＬは、いわゆる低同期信号であり、この同期信号
はこれらのデータ部分が複素数であれば各データ部分の
実数部分、次に複素部分を次々に受け、これらデータ部
分が実数であれば、各データ部分を次々に受ける入力端
ＤＴに対し、連続して入道するデータを同期させる。
はこれらのデータ部分が複素数であれば各データ部分の
実数部分、次に複素部分を次々に受け、これらデータ部
分が実数であれば、各データ部分を次々に受ける入力端
ＤＴに対し、連続して入道するデータを同期させる。
２ビット信号ＣＭＸは、各複素データ部分に対してはマ
ルチプレクサ１５が連続して入力０，１゜２およびＯを
選択し、実数データに対しては常に０が選択されるよう
なものになっている。
ルチプレクサ１５が連続して入力０，１゜２およびＯを
選択し、実数データに対しては常に０が選択されるよう
なものになっている。
第４図は、複素数または実数のいずれかである係数およ
びデータの入力のグラフを示す。この図は、クロック信
号ＨＭ、 ＨＣ，ＨＹ、 ＨＸ、信号ＭＯＤＥおよび制
御信号ＣＭＸも示す。
びデータの入力のグラフを示す。この図は、クロック信
号ＨＭ、 ＨＣ，ＨＹ、 ＨＸ、信号ＭＯＤＥおよび制
御信号ＣＭＸも示す。
複素数データの場合、入力端ＤＴはクロック信号ＨＭの
周波数の半分で、クロック信号ＨＣと位相の合ったレー
トで各データ部分Ｒ１，１１゜Ｒ２，１２・・・の実数
部分および虚数部分を連続して受ける。レジスタ１０内
へ通過した後の点Ａでは、同じ値がクロック信号ＨＣの
一期間だけシフトされる。
周波数の半分で、クロック信号ＨＣと位相の合ったレー
トで各データ部分Ｒ１，１１゜Ｒ２，１２・・・の実数
部分および虚数部分を連続して受ける。レジスタ１０内
へ通過した後の点Ａでは、同じ値がクロック信号ＨＣの
一期間だけシフトされる。
期間がＨＣの２倍であるクロック信号ＨＹにより制御さ
れるレジスタ１１内へ通過した後ＢＯ内では実数の連続
部分Ｒ１，Ｒ２・・・のみが形成される。ＨＹと期間が
同じであるが、ＨＭの一期間だけずれたクロック信号に
より制御されるレジスタ１２内へ入った後のＤｌ内では
、再度連続する虚数部分１１．１２だけが生じる。レジ
スタ１０を通過した後のＢ２内では、クロック信号ＩＣ
の一期間だけシフトした同じ値が再度生じる。
れるレジスタ１１内へ通過した後ＢＯ内では実数の連続
部分Ｒ１，Ｒ２・・・のみが形成される。ＨＹと期間が
同じであるが、ＨＭの一期間だけずれたクロック信号に
より制御されるレジスタ１２内へ入った後のＤｌ内では
、再度連続する虚数部分１１．１２だけが生じる。レジ
スタ１０を通過した後のＢ２内では、クロック信号ＩＣ
の一期間だけシフトした同じ値が再度生じる。
ＢＯでは、クロック信号ＨＣの２倍の期間のクロック信
号ＨＹにより制御されるレジスター１を通過した後、連
続する実数部分Ｒ１，Ｒ２だけが再度生じる。Ｂ１では
、ＨＹと期間が同じであるが、ＨＭの一期間だけシフト
したクロック信号により制御されるレジスター２を通過
した後は、連続する虚数部分１１，１２だけが再度生じ
る。
号ＨＹにより制御されるレジスター１を通過した後、連
続する実数部分Ｒ１，Ｒ２だけが再度生じる。Ｂ１では
、ＨＹと期間が同じであるが、ＨＭの一期間だけシフト
したクロック信号により制御されるレジスター２を通過
した後は、連続する虚数部分１１，１２だけが再度生じ
る。
Ｂ２では、Ｘ（−１）の乗算器（参照番号１３）および
Ｒ２と期間が同じで、ＨＭの一期間だけシフトしたクロ
ック信号により制御されるレジスタ１４を通過した後、
連続する値−１１，−Ｉ２だけが再度生じる。
Ｒ２と期間が同じで、ＨＭの一期間だけシフトしたクロ
ック信号により制御されるレジスタ１４を通過した後、
連続する値−１１，−Ｉ２だけが再度生じる。
よって、点ＣにおけるデータＥＤ部分は、クロック信号
ＨＭのレートでＲ１，１１，−１１゜Ｒ１，Ｒ２，１２
，−Ｉ２が連続することにより形成される。
ＨＭのレートでＲ１，１１，−１１゜Ｒ１，Ｒ２，１２
，−Ｉ２が連続することにより形成される。
また、入力端Ｅ に印加される係数は、実数部分および
虚数部分ＡＩ、Ｂｌ、Ａ２．Ｂ２が連続する状態にて、
クロック信号ＨＸ （−ＨＣ）のレートで点りに再度生
じる。
虚数部分ＡＩ、Ｂｌ、Ａ２．Ｂ２が連続する状態にて、
クロック信号ＨＸ （−ＨＣ）のレートで点りに再度生
じる。
これとは逆に、実数データ（第４図の右側部分）の関係
では、クロック信号ＨＹおよびＨＸは、２倍の周波数を
有し、マルチプレクサ１５の入力端Ｏが常に選択される
。よって、点Ｃでは、クロック信号ＨＹ （−Ｈｅ）の
レートで再度実数データＤ１．Ｄ２・・・・・・が連続
し、点Ｃでは２倍のレート、すなわちクロック信号ＨＸ
（−ＨＭ）のレートで係数の実数部分および虚数部分
ＡＩ、Ｂ１．Ａ２゜Ｂ２・・・・・・が再度連続する。
では、クロック信号ＨＹおよびＨＸは、２倍の周波数を
有し、マルチプレクサ１５の入力端Ｏが常に選択される
。よって、点Ｃでは、クロック信号ＨＹ （−Ｈｅ）の
レートで再度実数データＤ１．Ｄ２・・・・・・が連続
し、点Ｃでは２倍のレート、すなわちクロック信号ＨＸ
（−ＨＭ）のレートで係数の実数部分および虚数部分
ＡＩ、Ｂ１．Ａ２゜Ｂ２・・・・・・が再度連続する。
第５図は、複素数データの場合の演算セル、例えば第１
セルＣ００の種々の点における信号のグラフを示す。ク
ロック信号ＨＭのレートで作動する乗算器３１は、関係
式（１）に従った計算の実数部分および虚数部分を得る
ための部分積（点Ｉ）を連続かつ交互に与える。これを
得ることができるようにするため、実数部分の部分積、
すなわち一つ置きの部分積と、虚数部分の部分積を共に
加える必要がある。換言すればこれら演算は瓦合わせ状
態に行なう必要がある。これは、加算アキュムレータの
ループに対し、クロック信号ＨＭの１期間だけ遅延時間
を増すレジスタ３５により行なわれる。グラフ内の点Ｊ
およびＳＲにて、ΣＲは実数部分の合計を示し、ΣＩは
有効虚数部分、すなわち計算の全ステージに対応する部
分の合計を示し、符号Σの上の数字は、ステップの数に
対応し、Ｐは非有効数の中間的合計をすべて示す。本明
細書での最終結果ＩＲおよびＮｔは、点りにおいて最終
係数の虚数部分Ｂ３が生じてからクロック信号ＨＣの２
期間後に出力端ＳＲにて生じる。
セルＣ００の種々の点における信号のグラフを示す。ク
ロック信号ＨＭのレートで作動する乗算器３１は、関係
式（１）に従った計算の実数部分および虚数部分を得る
ための部分積（点Ｉ）を連続かつ交互に与える。これを
得ることができるようにするため、実数部分の部分積、
すなわち一つ置きの部分積と、虚数部分の部分積を共に
加える必要がある。換言すればこれら演算は瓦合わせ状
態に行なう必要がある。これは、加算アキュムレータの
ループに対し、クロック信号ＨＭの１期間だけ遅延時間
を増すレジスタ３５により行なわれる。グラフ内の点Ｊ
およびＳＲにて、ΣＲは実数部分の合計を示し、ΣＩは
有効虚数部分、すなわち計算の全ステージに対応する部
分の合計を示し、符号Σの上の数字は、ステップの数に
対応し、Ｐは非有効数の中間的合計をすべて示す。本明
細書での最終結果ＩＲおよびＮｔは、点りにおいて最終
係数の虚数部分Ｂ３が生じてからクロック信号ＨＣの２
期間後に出力端ＳＲにて生じる。
結果の有効化ビット（ビット９）は、この虚数部分Ｂ３
と同時に係数バスへ送られ、レジスタ３７および３８に
よりセル内でＨＣの２期間だけ遅延される。
と同時に係数バスへ送られ、レジスタ３７および３８に
よりセル内でＨＣの２期間だけ遅延される。
同じように、レジスタ３４のリセット化信号ＲＡＺはこ
のレジスタ内での第１部分積ＡｌＲ１の記憶の直前に生
じる。よって、このリセット化信号を制御するビット８
は、第１係数の部分積Ａ１と同時に送られ、レジスタ３
６によりクロック信号ＨＢとセル内で同期される。
のレジスタ内での第１部分積ＡｌＲ１の記憶の直前に生
じる。よって、このリセット化信号を制御するビット８
は、第１係数の部分積Ａ１と同時に送られ、レジスタ３
６によりクロック信号ＨＢとセル内で同期される。
係数および附加ビットは転送回路４０（第５図のＥおよ
びＧにおけるグラフ参照のこと）により出力端ＳＣ，よ
って次のセルへ送られる。
びＧにおけるグラフ参照のこと）により出力端ＳＣ，よ
って次のセルへ送られる。
システムが正常に作動している場合、マルチプレクサ４
４は間引きなしにその出力端Ｏ（第２図）を選択する。
４は間引きなしにその出力端Ｏ（第２図）を選択する。
回路４０のレジスタ４１および次のセルのレジスタ３０
のためセルＣＯＯの点りに対してクロック信号ＨＸの２
期間だけ遅延された状態で次のセルＣＯＩの乗算器３１
の入力端に係数が印加される。よって、このセルは値ｋ
に対するに計算がなされる。計算中の一つのセルから次
のセルまでの係数の伝送を通して、回路の待ち時間（す
なわち、係数の入力から有効結果の出力の開始までの時
間）のため有効結果間のアイドル時間が大幅に短縮され
る。このことは、短い応答時間で適応できる処理演算を
するのに極めて大きな利点である。
のためセルＣＯＯの点りに対してクロック信号ＨＸの２
期間だけ遅延された状態で次のセルＣＯＩの乗算器３１
の入力端に係数が印加される。よって、このセルは値ｋ
に対するに計算がなされる。計算中の一つのセルから次
のセルまでの係数の伝送を通して、回路の待ち時間（す
なわち、係数の入力から有効結果の出力の開始までの時
間）のため有効結果間のアイドル時間が大幅に短縮され
る。このことは、短い応答時間で適応できる処理演算を
するのに極めて大きな利点である。
間引き信号ＤＭがアクティーブである場合、マルチプレ
クサ４４は、その入力端１を選択する。
クサ４４は、その入力端１を選択する。
回路４０のレジスタ４１〜４３および次のセルのレジス
タ３０のためセルＣＣＯの点Ｂに対してクロック信号Ｈ
Ｘの４期間だけ遅延して次のセルＣＯＩのマルチプレク
サ３１の入力端に係数が印加される。よって、セルＣＯ
１は、値に−２に対しては計算〒ＣｌＸ１＋ｋを行ない
、先に述べたに−１に対しては行なわない。よって演算
セルは、２だけ増加したｋの値に対して計算をし、ｋの
すべての値に対して計算をするわけではない。よって、
ユーザの回路により処理すべき有効結果の数は２で割ら
れる。この間引きは、不使用セルがなくても、また使用
されているデータ部分および係数の数を低減することな
く行なわれる。
タ３０のためセルＣＣＯの点Ｂに対してクロック信号Ｈ
Ｘの４期間だけ遅延して次のセルＣＯＩのマルチプレク
サ３１の入力端に係数が印加される。よって、セルＣＯ
１は、値に−２に対しては計算〒ＣｌＸ１＋ｋを行ない
、先に述べたに−１に対しては行なわない。よって演算
セルは、２だけ増加したｋの値に対して計算をし、ｋの
すべての値に対して計算をするわけではない。よって、
ユーザの回路により処理すべき有効結果の数は２で割ら
れる。この間引きは、不使用セルがなくても、また使用
されているデータ部分および係数の数を低減することな
く行なわれる。
よって、この間引きは、保留した点での計算精度を低下
することなく行なわれる。
することなく行なわれる。
第６図は、実数データの場合の、演算セル、例えば第１
セルＣ００の種々の点における信号のグラフを示す。（
ｍ１図の論理デバイス１００内のマルチプレクサ１５の
入力端へのデータ転送に働く）クロック信号ＨＹおよび
（各セル内の係数の入力に働く）クロック信号ＨＸの周
波数のＸ２の乗算により、およびマルチプレクサ１５の
入力端０の一定選択により、各連続データ部分と、対応
する係数の実数および虚数部分の間で時間の一致が得ら
れる。各セルの演算は、第５図を参照して先に述べたの
と同じである。よって、クロック回路２１とコマンドＭ
ＯＤＥとの整合を除く、当業者に自明の主な変形を行う
ことなく、本発明に係る回路は実数データのみならず虚
数データも処理できる。
セルＣ００の種々の点における信号のグラフを示す。（
ｍ１図の論理デバイス１００内のマルチプレクサ１５の
入力端へのデータ転送に働く）クロック信号ＨＹおよび
（各セル内の係数の入力に働く）クロック信号ＨＸの周
波数のＸ２の乗算により、およびマルチプレクサ１５の
入力端０の一定選択により、各連続データ部分と、対応
する係数の実数および虚数部分の間で時間の一致が得ら
れる。各セルの演算は、第５図を参照して先に述べたの
と同じである。よって、クロック回路２１とコマンドＭ
ＯＤＥとの整合を除く、当業者に自明の主な変形を行う
ことなく、本発明に係る回路は実数データのみならず虚
数データも処理できる。
本発明に係るデジタル計算回路では、一つの演算セルか
ら次のセルまでの係数の伝送のため、各演算セルから生
じる結果は、プール回路２２の入力端に次々に生じる。
ら次のセルまでの係数の伝送のため、各演算セルから生
じる結果は、プール回路２２の入力端に次々に生じる。
プール回路２２は、マルチプレクサである必要はなく、
むしろセルの出力ＳＭの有効化信号により制御される簡
単なゲートセットでよい。このように回路２２の出力端
に結果が時間シーケンスで発生することは、一つの結果
フレーミングおよび丸め回路２４（セルごとに一つの回
路ではない）だけを使用できるという利点をもたらす。
むしろセルの出力ＳＭの有効化信号により制御される簡
単なゲートセットでよい。このように回路２２の出力端
に結果が時間シーケンスで発生することは、一つの結果
フレーミングおよび丸め回路２４（セルごとに一つの回
路ではない）だけを使用できるという利点をもたらす。
先に述べたように、結果のフレーム化は、各セルにより
行なわれる乗算回数、例えばセル内での計算に使用され
るデータ部分および係数の数の関数として制御される。
行なわれる乗算回数、例えばセル内での計算に使用され
るデータ部分および係数の数の関数として制御される。
これらパラメータは、予め決定され、よって管理ユニッ
ト２８は制御信号ＳＡＲ（ここでは３つのビットを有す
る）を与えることができる。回路２４は、例えば３２ビ
ツトで与えられた結果から、例えば２０ビツトで与えら
れた丸められた結果まで行くのに使用される。
ト２８は制御信号ＳＡＲ（ここでは３つのビットを有す
る）を与えることができる。回路２４は、例えば３２ビ
ツトで与えられた結果から、例えば２０ビツトで与えら
れた丸められた結果まで行くのに使用される。
本発明に係るデジタル計算回路は、第５Ｃ１ＲＤＹおよ
びＳＲＴにより困難なくカスケード接続できる。よって
、極めて大深度のたたみこみを容易に行うことができる
。係数バスの別の２本の導線により演算セルの制御信号
を係数と同時に伝送することにより結果の有効化および
リセット化のための極めて簡略化されたシステムが得ら
れる。
びＳＲＴにより困難なくカスケード接続できる。よって
、極めて大深度のたたみこみを容易に行うことができる
。係数バスの別の２本の導線により演算セルの制御信号
を係数と同時に伝送することにより結果の有効化および
リセット化のための極めて簡略化されたシステムが得ら
れる。
演算は複素値で行なわれるので、人力値の実数／虚数部
分に関して計算回路を同期させなければならない。これ
は、クロック回路２１を同期させる低速同期化信号ＳＬ
により行なわれる。
分に関して計算回路を同期させなければならない。これ
は、クロック回路２１を同期させる低速同期化信号ＳＬ
により行なわれる。
当然ながら、説明した実施態様は本発明の範囲を限定す
るものではなく、特に異なる図面に関連して記載されて
いる数は純粋に例示的なものにすぎない。
るものではなく、特に異なる図面に関連して記載されて
いる数は純粋に例示的なものにすぎない。
第１図は、本発明に係る回路のブロック図、第２図は本
発明に係る演算セルの図、第３図は第１図の回路で使用
されるクロック信号および制御信号のグラフ、第４図は
複素数または実数のいずれかであるデータおよび係数の
入力のグラフを示し、第５図は複素数データの場合の回
路の種々の点における信号のグラフを示し、第６図は実
数データの場合の回路の同一点における信号のグラフを
示す。 Ｃｏｏ−Ｃ０Ｋ−１・・・演算セル、２２・・・プール
回路、２４・・・フレーミングおよび丸め回路、３１・
・・乗算器、３３・・・加算器、３４・・・アキュムレ
ータレジスタ、４０・・・転送回路。 出願人代理人 佐 藤 −雄 手 続 補 正 書 （方式）特許庁長官
吉 １）文 １２ 殴 −一１ 事件の表示 昭和６３年特許願第３１０９８０号 ２ 発明の名称 デジタル計算用集積回路 ３ 補正をする者 事件との関係 特許出願人 トムソンーセーエスエフ 発送臼 平成 １年 ３月 ２８日 ６ 補正の対象 明細書及び図面
発明に係る演算セルの図、第３図は第１図の回路で使用
されるクロック信号および制御信号のグラフ、第４図は
複素数または実数のいずれかであるデータおよび係数の
入力のグラフを示し、第５図は複素数データの場合の回
路の種々の点における信号のグラフを示し、第６図は実
数データの場合の回路の同一点における信号のグラフを
示す。 Ｃｏｏ−Ｃ０Ｋ−１・・・演算セル、２２・・・プール
回路、２４・・・フレーミングおよび丸め回路、３１・
・・乗算器、３３・・・加算器、３４・・・アキュムレ
ータレジスタ、４０・・・転送回路。 出願人代理人 佐 藤 −雄 手 続 補 正 書 （方式）特許庁長官
吉 １）文 １２ 殴 −一１ 事件の表示 昭和６３年特許願第３１０９８０号 ２ 発明の名称 デジタル計算用集積回路 ３ 補正をする者 事件との関係 特許出願人 トムソンーセーエスエフ 発送臼 平成 １年 ３月 ２８日 ６ 補正の対象 明細書及び図面
Claims (1)
- 【特許請求の範囲】 １、特にデジタル信号処理における ▲数式、化学式、表等があります▼（ここでｊ＝ｉ＋ｋ
で、ｊおよびｋは相対的整数で、ｉは自然整数で、Ｃ＿
１は複素係数を示し、Ｘ＿ｊは複素または実数データの
いずれかを示す）の状態のたたみこみ形スライディング
計算用に設計されたデジタル計算用集積回路において、 入力データを同時に受ける複数の演算セルを含み、これ
らセルの各々は各演算セルがｋの異なる値に対応する計
算を実行するよう加算アキュムレータに前置された乗算
器と、計算の実数部分と虚数部分をクロックレートで交
互に処理するようアキュムレータのレジスタの後方であ
って、加算アキュムレータのループ内に挿入された第２
レジスタと、転送回路を含み、各係数の実数部分および
虚数部分は伝送バスにより前記演算セルのうちの第１セ
ルへ遂次送られ、この第１セルで最初に前記乗算器の入
力端へ印加され、次に適当な遅延にて前記転送回路によ
って次のセルへ再送信され、よって前記係数は一つのセ
ルから次のセルへと伝送され、 更に前記演算セルに対する前記データの実数部分および
虚数部分の時間配分および繰返しを保証して各セルの乗
算器が計算の実数および虚数部分積を連続的かつ交互に
与えることができるよう前記データおよび異なるクロッ
ク信号を受ける論理デバイスを備えていることを特徴と
するデジタル計算用集積回路。 ２、係数を伝送するための前記バスは第１附加ワイヤお
よび第２附加ワイヤを有し、第１附加ワイヤは前記アキ
ュムレータのレジスタのためのリセット化ビットを各セ
ルへ送り、第２附加ワイヤはセルによる計算結果を有効
化するための信号を各セルが発生できるようにすること
を特徴とする請求項１記載のデジタル計算用集積回路。 ３、前記回路は対応する有効化信号により制御され、前
記演算セルによる計算結果をプールするための回路と、
種々のセルからの結果を前記プール回路から次々に受け
、セルによって実行された計算の特性の関数として発生
される制御信号により制御される一つの結果フレーミン
グおよび丸め回路とを更に有することを特徴とする請求
項１記載のデジタル計算用集積回路。 ４、前記論理デバイスはそれぞれのクロック信号により
制御される３点入力端マルチプレクサおよび転送レジス
タと、複素数データの場合、マルチプレクサの３点入力
端へ入力データの実数部分、虚数部分および虚数部分の
相対部分をそれそぞれ転送するために−１の乗算を行う
回路とを有し、前記マルチプレクサはデータの各部分に
対し、第１入力端、第２入力端、第３入力端、次に第１
入力端と次々に選択するための制御信号により制御され
、実数データの場合、マルチプレクサの制御信号は常に
第１入力端を選択することを特徴とする請求項１〜３の
いずれかに記載のデジタル計算用集積回路。 ５、係数伝達出力端に挿入された前記転送回路はｋのす
べての連続した値に対して計算を行うため係数の通常の
転送をできるようにするか、またはｋの２つの値のうち
の一つに対してのみ計算を行うため所定の遅延時間で係
数の転送をできるようにするよう制御信号により制御さ
れることを特徴とする請求項１記載のデジタル計算用集
積回路。 ６、前記クロック信号はクロック回路により前記デジタ
ル計算用集積回路の異なる部分に与えられ、前記クロッ
ク回路は前記集積回路の作動モードが複素数データモー
ドであるか、または実数データモードであるかに応じて
これらクロック信号のいくつかの周波数を変えるための
手段を含み、前記可変周波数の前記クロック信号はまず
前記論理デバイスの乗算器の第１入力端にある前記転送
レジスタへアドレス指定され、次に演算セルの各々の係
数の前記転送回路へアドレス指定されることを特徴とす
る請求項４記載のデジタル計算用集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8717051 | 1987-12-08 | ||
| FR8717051A FR2624283B1 (fr) | 1987-12-08 | 1987-12-08 | Circuit integre de calcul numerique pour calculs glissants du type convolution |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295365A true JPH01295365A (ja) | 1989-11-29 |
Family
ID=9357613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310980A Pending JPH01295365A (ja) | 1987-12-08 | 1988-12-08 | デジタル計算用集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5005149A (ja) |
| EP (1) | EP0320352B1 (ja) |
| JP (1) | JPH01295365A (ja) |
| DE (1) | DE3878666T2 (ja) |
| FR (1) | FR2624283B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0767063B2 (ja) * | 1990-01-23 | 1995-07-19 | ヤマハ株式会社 | デジタル信号処理回路 |
| EP0466997A1 (en) * | 1990-07-18 | 1992-01-22 | International Business Machines Corporation | Improved digital signal processor architecture |
| US5191607A (en) * | 1990-10-09 | 1993-03-02 | Motorola, Inc. | Ring tone muting with disable |
| US5151953A (en) * | 1990-12-10 | 1992-09-29 | Harris Corporation | Single chip 2-D convolver |
| JPH05197741A (ja) * | 1991-06-06 | 1993-08-06 | Lsi Logic Corp | インターリーブド乗算器累算器 |
| GB2293713B (en) * | 1994-09-30 | 1998-12-23 | British Aerospace | Digital image processing apparatus |
| US7143207B2 (en) * | 2003-11-14 | 2006-11-28 | Intel Corporation | Data accumulation between data path having redrive circuit and memory device |
| US10192162B2 (en) * | 2015-05-21 | 2019-01-29 | Google Llc | Vector computation unit in a neural network processor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE219315C (ja) * | ||||
| FR2384303A1 (fr) * | 1977-03-15 | 1978-10-13 | Ibm France | Dispositif numerique generateur de pseudo transformees de mersenne |
| US4489393A (en) * | 1981-12-02 | 1984-12-18 | Trw Inc. | Monolithic discrete-time digital convolution circuit |
| DD219315A1 (de) * | 1983-11-22 | 1985-02-27 | Robotron Zft Veb | Signalprozessor zur verarbeitung von gleitkommadaten |
| FR2586312B1 (fr) * | 1985-08-13 | 1989-07-28 | Trt Telecom Radio Electr | Dispositif d'autocorrelation |
| US4791590A (en) * | 1985-11-19 | 1988-12-13 | Cornell Research Foundation, Inc. | High performance signal processor |
| US4750144A (en) * | 1985-12-31 | 1988-06-07 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Real time pipelined system for forming the sum of products in the processing of video data |
| GB8605367D0 (en) * | 1986-03-05 | 1986-04-09 | Secr Defence | Bit-slice digital processor |
-
1987
- 1987-12-08 FR FR8717051A patent/FR2624283B1/fr not_active Expired - Lifetime
-
1988
- 1988-12-05 DE DE8888403064T patent/DE3878666T2/de not_active Expired - Fee Related
- 1988-12-05 EP EP88403064A patent/EP0320352B1/fr not_active Expired - Lifetime
- 1988-12-07 US US07/280,882 patent/US5005149A/en not_active Expired - Lifetime
- 1988-12-08 JP JP63310980A patent/JPH01295365A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5005149A (en) | 1991-04-02 |
| DE3878666T2 (de) | 1993-06-09 |
| EP0320352A1 (fr) | 1989-06-14 |
| FR2624283A1 (fr) | 1989-06-09 |
| EP0320352B1 (fr) | 1993-02-24 |
| DE3878666D1 (de) | 1993-04-01 |
| FR2624283B1 (fr) | 1992-09-18 |
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