DE3302885A1

DE3302885A1 - Verfahren und vorrichtung zur multiplikation

Info

Publication number: DE3302885A1
Application number: DE19833302885
Authority: DE
Inventors: Masaharu Fukuta; Sako Ishikawa; Toru Hadano Ohtsuki; Yoshio Oshima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-01-29
Filing date: 1983-01-28
Publication date: 1983-08-18
Also published as: GB8302059D0; US4543641A; JPS58129653A; GB2115960B; GB2115960A; JPS6226723B2; DE3302885C2

Description

HITACHI, LTD,
Tokyo/Japan

Verfahren und Vorrichtung zur Multiplikation

Die Erfindungjaetrifft ein Verfahren und eine Vorrichtung zur Multiplikation in einem Datenverarbeitungssystem.

In üblichen Multiplikationssystemen werden Vielfache eines Multiplikanden zuvor gebildet und ein Vielfaches des Multiplikanden, das jeder Ziffer eines Multiplikators entspricht, wird in jedem Additionszyklus ausgewählt und das ausgewählte Vielfache zum Ergebnis der aus dem vorigen Additionszyklus sich ergebenden Summe addiert.

In solchen Systemen wächst die Anzahl der Vielfachen eines Multiplikanden, die miteinander addiert werden, mit der Anzahl der eine Ziffer eines Multiplikanden bildenden Bit r , wodurch eine Multiplikation aufgrund der anwachsenden Schritte zur Bildung der Vielfachen, verzögert wird.

Es ist daher Aufgabe der Erfindung, diesen Nachteil herkömmlicher Multiplikationssysteme zu vermeiden und ein Verfahren und eine Vorrichtung anzugeben,die die Multiplikation aufgrund einer Mehrfach-Bitabtastung,falls die Anzahl der jede Ziffer eines Multiplikators bildenden

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Bit 2 oder mehr beträgt, ohne die Erzeugung von Vielfachen eines Multiplikanden, durchführt.

Zur Lösung dieser.Aufgabe wird im erfindungsgemäßen Verfahren ein Multiplikand in Intervalle^ von n-Bit, beginnend mit der niederwertigsten Bitstelle in k-Blöcke geteilt, wobei η eine ganze Zahl, die gleich oder größer als 2 ist, jeder Block mit den η-Bit des Multiplikators multipliziert und damit k Blockprodukte, die jeweils 2 η-Bit aufweisen, erzeugt, abwechselnd einige der k-Blockprodukte ausgewählt und so zwei Gruppen von Blockprodukten gebildet, die so gebildeten zwei Gruppen zwei Eingangsanschlüssen eines Addierwerks mit drei Eingängen angelegt und das Ergebnis der Summe des vorhergehenden Additionszyklus dem verbleibenden Eingangsanschluß des Addierwerks angelegt, somit die angelegten beiden Blockprodukte und das Ergebnis der Summenbildung des vorangegangenen Additionszyklus miteinander addiert, und so die Multiplikation ausgeführt.

Zur Lösung der obigen Aufgabe enthält die erfindungsgemäße Multiplikationsvorrichtung einen Additionszwischenspeicher, ein 2 η-Bit k-Blockproduktregister und ein Addierwerk 8.

Die Erfindung wird im folgenden anhand der einzigen Figur in einem Ausführungsbeispiel näher erläutert.

Die Figur zeigt ein Blockschaltbild einer Ausführungsart der erfindungsgemäßen MuItiplikationsvorrichtung. Anhand dieser Multiplikationsvorrichtung wird die Multiplikation einer binärcodierten Dezimalzahl erklärt. Ein 4 Byte-Register 1 speichert einen Multiplikanden, ein 4 Byte-Register

einen Multiplikator, ein 2η-Bit, k-Blockproduktregister vervielfacht jeden der acht Blöcke, die durch Unterteilung des Multiplikandenregisters 1 in 4 Bit-Intervalle vom niederwertigsten Bit an entstehen, um den niederwertigsten von acht Blöcken, die durch Unterteilung des Multiplikatorregisters 2 in der oben erwähnten Weise entstehen und erzeugt jeweils 8 Bit umfassende Blockprodukte, ein BCD-Addierwerk 8 mit drei Eingängen (des weiteren als "Drei-Eingangs-Addierer"bezeichnet), der mit 4 Byte Eingangsregistern 4, 5 und 6 und mit einem 4 Byte-Ausgangsregister 9 versehen ist. Die vom Blockproduktregister erzeugten acht Blockprodukte werden abwechselnd ausgelesen und bilden zwei Blockproduktgruppen. Die eine Gruppe enthält vier ungeradzahlige Blockprodukte, gerechnet vom niederwertigsten Blockprodukt und wird dem Eingangsregister 5 angelegt. Die andere Gruppe enthält vier geradzahlige Blockprodukte, gerechnet vom niederwertigsten Blockprodukt und wird einem oberen Teil des Eingangsregisters 6 mit Ausnahme der vier niederwertigsten Bits angelegt. Die vier unteren Bit des höchstwertigen Blockprodukts werden zu dieser/Zeit an die vier höchstwertigen Bit des Eingangsregisters 6 und die vier oberen Bit des höchstwertigen Blockprodukts einem Schutzziffernregister 7 angelegt und setzen darin eine Schutzziffer im Falle einer arithmetischen Operation. Zur Ziffernanpassung wird außerdem den vier niederwertigsten Bit des Eingangsregisters 6 ständig ein Wert OOOO.-angelegt.

Ein unterer Teil des Eingangsregisters 4 mit Ausnahme der vier höchstwertigen Bit wird mit einem oberen Teil des Ausgangsregisters 9 jedoch ohne dessen vier niederwertigste Bit gespeist. Die vier höchstwertigen Bit

des Eingangsregisters 4 werden mit dem Ausgang eines Addierers 12 gespeist, der die Inhalte des Schutzziffernregisters 7 mit den Inhalten eines Übertragsregisters 10 des Drei-Eingangs-Addierers " 8 addiert. Die vier niederwertigsten Bit des Ausgangsregisters 9 werden vier höchstwertigen Bit des Multiplikatorregisters 2 zugeführt.

In einer Schiebeschaltung 11 werden die Inhalte des Multiplikatorregisters 2 um 4 Bit nach rechts verschoben und eine Blockzahlerfassungsschaltung erfaßt die Anzahl von effektiven Blöcken im Multiplikatorregister 2, die einen von Null unterschiedlichen Wert besitzen. Beispielsweise decodiert zur Erfassung der Blockzahl die Blockzahlerfassungsschaltung den Inhalt des Multiplikatorregisters 2 und erfaßt, ob der höchstwertige effektive Block der erste, zweite, ... oder achte effektive Block, gezählt vom niederwertigsten effektiven Block an, ist. In einen Zähler 14 wird der Ausgang der Blockzahlerfassungsschaltung 13 gesetzt und diese Zahl bei jeder Ausführung eines Additionszyklus um 1 erniedrigt. Ein Steuerteil 15 steuert die gesamte Schaltung der vorliegenden Ausführungsart mit einem mikroprogrammierten Steuerungssystem oder mit ähnlichen Mitteln.

In dieser Ausführungsart steht ein unterer Teil des Multiplikationsergebnisses im Multiplikatorregister 2 zur Verfügung. Eine Abnahmeschaltung 16 für den unteren Teil nimmt diesen aus dem Multiplikatorregister 2 heraus. Das heißt, daß die Schaltung 16 von einem oberen Teil des Multiplikatorregisters Blöcke abnimmt, deren Anzahl gleich der von der Blockzahlerfassungsschaltung erfaßten Anzahl -1 ist. Andererseits könnte auch der untere Teil des

Multiplikationsergebnisses nicht dem Multiplikatorregister 2, sondern einem separaten Register oder einem einheitlich mit der unteren Seite des Ausgangsregisters verbundenen Register zugeführt werden. Verglichen mit der vorliegenden Ausführungsart hätte ein solcher Aufbau jedoch relativ viele Register.

Die Verarbeitung in der vorliegenden Ausführungsart ist wie folgt. Wir nehmen den Fall an, daß in das Multiplikandenregister 1 die Zahl 5938 und in das Multiplikatorregister 2 die Zahl 79 gesetzt sind und eine Multiplikation 5938 χ 79 = 469 102 durchgeführt wird.

Zu Beginn der Multiplikation erfaßt die Blockzahler fassungsschaltung 13, daß die Anzahl von effektiven Blöcken im Multiplikator (nämlich die Zahl 79) gleich ist und setzt in den Zähler 14 den Wert 2. Der Steuerteil 15 sendet ein Steuersignal, das einen Additionszyklus startet, aus, da der Inhalt des Zählers 14 größer als 0 ist,

Im ersten Additionszyklus werden die Blockwerte 0, 0, 0, 0, 5, 9, 3 und 8 des Multiplikanden (nämlich die Zahl 5938) vom Multiplikandenregister 1 und der untere Blockwert 9 des Multiplikators (nämlich der Zahl 79) vom Multiplikatorregister 2 dem Blockproduktregister 3 zugeführt, das die Blockprodukte 00/ 00, 00, 00, 45, 81, 27 und 72, die jeweils den Blockwerten 0, 0, 0, 0, 5, 9, und 8 des Multiplikanden entsprechen,, bildet.

Entsprechend werden die ungeradzahligen Blockprodukte vom niedrigstwertigen Blockprodukt an, nämlich die Werte 00, 00, 81 und 72 dem Eingaberegister 5 angelegt, wodurch

der Inhalt dieses Eingaberegisters 5 gleich 00,00,81 72 wird. Außerdem werden die geradzahligen Blockprodukte vom niedrigstwertigen Blockprodukt an, nämlich die Werte 0,00, 45, 27 dem oberen Teil des Eingangsregisters 6 mit Ausnahme der vier niedrigstwertigen Bit* zugeführt und zur Ziffernanpassung ein Wert 0 an die vier niedrigstwertigen Bit angelegt. Somit ist der Inhalt des Eingangsregisters 6 gleich. 00045270* Das Schutzziffernregister 7 erhält die vier oberen Bit des höchstwertigen Blockprodukts, nämlich einen Wert 0.

Dem Register 4 wird anfänglich ein Wert 00000000 zugeführt. Die Addition der drei Eingangswerte im BCD-Addierwerk ergibt den Wert 00053442, der sich dann im Additionsausgangsregister 9 befindet und der Inhalt des Übertragsregisters 10 ist gleich Null. In diesem Zustand wird der Inhalt des Zählers 14 gleich 1. Daraufhin erzeugt der Steuerteil 15 erneut ein Steuersignal für den nächsten Additionszyklus. Darauf werden die Inhalte des Multiplikatorregisters 2 zuerst um 4 Bit mit Hilfe der Schiebeschaltung 11 nach rechts verschoben und dann die vier oberen Bit des Multiplikatorregisters 2 mit den Inhalten der vier niedrigstwertigen Bitstellen des Additionsausgangsregisters 9 gespeist, nämlich dem Wert 2. Dann wird der Inhalt des Multiplikatorregisters gleich 20000007. Danach werden die Blockwerte 0, 0, 0, 5, 9, 3, 8 des Multiplikanden vom Multxplikandenregister 1 und der obere Blockwert 7 des Multiplikators vom Multiplikatorregister 2 dem Blockproduktregister 3 zugeführt, das die Blockprodukte 00, 00, 00, 00, 35, 63, 21 und 56 bildet, die jeweils den Blockwerten 0, 0, 0, 0, 5, 9, 3 und 8 des Multiplikanden entsprechen. Die ungeradzahligen Blockprodukte, gerechnet vom niedrigstwertigen Blockprodukt aus, nämlich die Werte 00, 00, 63 und 56 werden dem Eingangs-

register 5 zugeführt, dessen Inhalt dann 00_f 00, 63 und 56 wird. Außerdem werden die geradzahligen Blockprodukte, gerechnet vom niedrigstwertigen Blockprodukt aus, nämlich die Werte 0, 00, 35 und 21 dem oberen Teil des Eingangsregisters 6, mit Ausnahme der vier niedrigstwertigen Bit zugeführt und den vier niedrigstwertigen Bit zur Anpassung der Ziffer der Wert 0 angelegt. Das Schutzziffernregister 7 wird mit dem Wert 0 gespeist. Der untere Teil des Eingangsregisters 4 mit Ausnahme von dessen vier oberen Bit erhält den oberen Teil derjenigen Inhalte des Ausgangsregisters 9, die das Additionsergebnis des vorhergehenden Additionszyklus angeben, mit Ausnahme der vier unteren Bit, nämlich den Wert 0005344. Die vier oberen Bit des Eingangsregisters 4 werden mit der Summe des Inhalts des Übertragsregisters 10 (gleich 0) und dem Inhalt des Schutzziffernregisters 7 (gleich 0) gespeist, das heißt mit dem Wert 0. Dadurch werden die Inhalte des Eingangsregisters 4 gleich 0005344. Nach Ausführung der Addition im BCD-Addierwerk 8 wird der Inhalt des Ausgangsregisters 00046910 und der Inhalt des Übertragsregisters 10 bleibt nach wie vor 0.

In diesem Zustand wird der Inhalt des Zählers 14 gleich Null. Deshalb startet der Steuerteil 15 keinen neuen Additionszyklus. Aus dem Ausgangsregister 9 ist der obere Teil des Ergebnisses (gleich 469102) der Multiplikation, das ist der Wert 46910 abzunehmen und kann einer weiteren Vorrichtung über eine Signalleitung zugesendet werden. Der untere Teil des Multiplikationsergebnisses nämlich ein Wert 2 steht im Multiplikatorregister 2 und kann über die Abnahmeschaltung 16 und eine

Signalleitung 18 der weiteren Vorrichtung zugesendet werden.

Die vorangehende Beschreibung beruhte auf der Annahme, daß der Multiplikator 2 wirksame Blöcke hat. Wenn ein Multiplikator drei oder mehr wirksame Blöcke besitzt, erhöht sich die Anzahl der Additionsschritte. Dann erhöht sich auch die Anzahl der unteren Blöcke des Multiplikationsergebnisses, die aus dem Multiplikatorregister 2 entnommen werden. Für die obige Beschreibung wurde ferner die Annahme getroffen,daß der Multiplikand eine relativ kleine Anzahl von Blöcken enthält und daß dem Schutzziffernregister 7 der Wert O zugeführt wird.

Falls der Multiplikand eine größere Blockzahl aufweist und dem Schutzziffernregister 7 ein von O unterschiedlicher Wert zugeführt wird, hat die vorliegende Ausführungsart dieselbe Funktion, wie sie oben beschrieben wurde, mit der Ausnahme, daß der dem Schutzzifferregister zugeführte Wert im Addierer 12 zum"Inhalt des Übertragsregisters 10 addiert wird. Obwohl die Multiplikation von binär decodierten Dezimalzahlen erklärt wurde, ist es unnötig zu sagen, daß auch andere Zahlenarten in gleicher Weise multipliziert werden können.

In der vorliegenden Ausführungsart besteht jeder ein Blockprodukt bildende Teil des Blockproduktregisters 3 aus einer logischen Gattergruppe und enthält kein Übertragbit. Weil,genauer gesagt ein dem Produkt eines 4 Bit-Blocks eines Multiplikanden mit einem 4 Bit-Block eines Multiplikators entsprechendes 8 Bit-Muster einem einzigen, ein Blockprodukt bildenden Teil ausgegeben wird,

kann jeder dieser Teile als einfache logische Gattergruppe aufgebaut sein.

Aus der vorangehenden Beschreibung wird deutlich, daß das Verfahren und die Vorrichtung gemäß der Erfindung die Bildung von Vielfachen eines Multiplikanden in einer speziellen Stufe vermeidet. Deshalb wird die zum Aufstellen der Vielfachen des Multiplikanten benötigte Zeitverzögerung vermieden, und die Verarbeitungsgeschwindigkeit durch die vorliegende Erfindung gesteigert.

Claims

Patentansprüche

/Verfahren zur Multiplikation,
gekennzeichnet durch folgende Schritte:

a) Speichern eines Eingangsmultiplikanden;

b) Speichern eines Eingangsmultiplikators;

c) Einteilung des Multiplikanden in mehrere Bit-Blöcke in Intervallen von η Bit vom niedrigstwertigen Bit des Multiplikanten aus, wobei η eine Ganzzahl gleich oder größer als 2 ist;

d) Multiplikation jedes Bitblocks mit dem Multiplikator und Erzeugung mehrerer Blockprodukte, die jeweils aus .2 η Bit bestehen;

e) Gruppierung der in Schritt d gebildeten Blockprodukte in zwei Gruppen, die jeweils aus Blockprodukten unterschiedlicher Stellenwertigkeit zusammengesetzt sind;

f) Addition der zwei Blockproduktgruppen miteinander und mit einem aufsumierten Additionsergebnis, das vom unmittelbar vorhergehenden Additionszyklus erhalten ist.
2. Verfahren nach Anspruch 1,

dadurch gekennzeichnet,

daß sowohl der Multiplikand als auch der Multiplikator eine binärcodierte Dezimalfcahl und η gleich 4 ist.

81-A 7444-03-AtF
3. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1,
gekennzeichnet durch

A) ein Multiplikandenregister (1), das einen Eingangsmultiplikanden speichert,

B) ein Multiplikatorregister (2), das einen Eingangsmultiplikator speichert,

C) ein Blockproduktregister (3), dem die Ausgänge des Multiplikandenregisters (1) und des Multiplikatorregisters zugeführt werden, das den Multiplikanden vom Multiplikandenregister in η Bit-Intervallen vom niedrigstwertigen Bit des Multiplikanden an in mehrere Bit-Blöcke teilt, wobei η eine Ganzzahl, die gleich oder größer als 2 ist, jeden Block mit dem Multiplikator des Multiplikatorregisters (2) multipliziert und mehrere Blockprodukte, die jeweils aus 2n Bit bestehen, erzeugt,

D) eine mit dem Ausgang des Blockproduktregisters verbundene Blockproduktgruppierungseinrichtung, die die Blockprodukte in zwei Gruppen einteilt, wobei jede Gruppe Blockprodukte unterschiedlicher Stellenwertigkeit enthält,

(.8) mindestens

E) ein .Addierwerk/ aus/einem Drei-Eingangs-BCD-Addierer,

der vom Ausgang der Blockproduktgruppierungsvorrichtung

die zwei Blockproduktgruppen als Eingang erhält und die beiden Blockproduktgruppen miteinander addiert

(9)

F) ein^ Additions-Ausgangsregister, das eine gewisse Zeit

das Additionsergebnis des Addierwerks (8) hält, wobei der Ausgang des Additions-Ausgangsregisters dem übrigen Eingang des Addierwerks zugeführt wird, so daß

das gebildete Ädditxonsergebnis bis zum unmittelbar vorangehenden Additionszyklus zu den zwei Blockproduktgruppen an den anderen Eingängen des Addierwerks addiert wird.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet,

daß sowohl der Miliplikand als auch der Multiplikator eine binärcodierte Dezimalzahl und η = 4 ist.