DE19910620C2 - Vorrichtung zur Durchführung von Rechenvorgängen - Google Patents

Vorrichtung zur Durchführung von Rechenvorgängen

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Description

Die Erfindung betrifft eine Vorrichtung zur Durchführung von Rechenvorgängen.
Viele digitale Schaltungen enthalten komplexe, arithmetische Schaltungsteile zur Durchführung von Additions-, Multiplika­ tions-, Divisions- und anderen Rechenvorgängen.
Sind diese Schaltungsteile komplett als kombinatorische Arithmetik realisiert, dann kommen sie ohne ein einziges Re­ gister aus. Dies bedeutet beispielsweise, daß man zur Reali­ sierung eines Multiplizierers zweier 8-Bit breiter Operanden 7 Addierer mit je 8-Bit Breite benötigt. Kombinatorische Arithmetik zeichnet sich folglich durch große Schaltungen aus. Die Rechengeschwindigkeit von kombinatorischer Arithme­ tik wird meistens von der Schaltgeschwindigkeit der Addierer bestimmt. Zur Beschleunigung werden daher oftmals spezielle Addierer-Strukturen eingesetzt, die den Gatteraufwand weiter erhöhen, beispielsweise sog. Wallace-Tree's. Insbesondere bei Operanden mit großen Bitbreiten wie 16, 32 oder 64 Bit steigt der Gatteraufwand extrem an. Im allgemeinen hängt der Gatter­ aufwand quadratisch von der Bitbreite ab.
Enthält die kombinatorische Realisierung mehrere Male die gleiche Schaltungsstruktur, dann kann sie durch eine sequen­ tielle Realisierung mit Registern ersetzt werden. Der 8-Bit Multiplizierer aus obigem Beispiel enthält dann nur noch ei­ nen 8-Bit Addierer, der aber 7 mal verwendet wird. Dies be­ deutet eine Zerlegung der Rechnung in Einzelschritte, deren Zwischenergebnisse in dem Register zwischengespeichert wer­ den. Deshalb besitzt die sequentielle Arithmetik eine deut­ lich geringere Komplexität als eine entsprechende kombinato­ rische Arithmetik. Außerdem hängt bei der sequentiellen Arithmetik der Gatteraufwand nur linear von der Bitbreite ab.
Die Rechengeschwindigkeit der sequentiellen Arithmetik wird von der Dauer und der Anzahl der Einzelschritte bestimmt. Die Dauer eines Einzelschrittes ist normalerweise identisch mit der Periodendauer des Taktes, mit dem die Schaltung versorgt wird. Da dieser Wert durch die Systemumgebung bestimmt wird, entspricht er nicht der eigentlichen Dauer des auszuführenden Einzelschrittes, sondern ist normalerweise größer. Damit ver­ liert man bei jedem Schritt Zeit, was aufgrund der hohen An­ zahl der Einzelschritte, die von der Bitbreite der Operanden abhängig ist, zu einem großen Zeitverlust im Vergleich zur kombinatorischen Arithmetik führt.
Folglich ist eine kombinatorische Arithmetik stets größer und schneller als die entsprechende sequentielle Arithmetik. Zum Erreichen der jeweiligen individuellen Ziele bei der Reali­ sierung von Rechenvorgängen werden oftmals Zwischenformen von beiden Techniken verwendet. Bei der sequentiellen Realisie­ rung bleibt aber stets der Nachteil erhalten, daß bei den Einzelschritten Zeit verloren geht.
Weiterhin werden in der Literatur immer wieder selbstgetak­ tete Schaltungen erwähnt. Sie basieren auf speziellen Schal­ tungstechniken, die anstelle der üblichen CMOS-Schaltungs­ technik eingesetzt werden. Sie verwenden beispielsweise Vor­ ladezustände oder Handshake-Mechanismen, um zusätzlich zu der Datenverknüpfung auch noch eine Information über das Ende der Operation zu erzeugen. Mit dieser Technik ist es möglich, das Ende einer kombinatorischen Operation anzuzeigen.
Aus der DD 272 538 A1 ist eine Multiplizierschaltung für zwei vorzeichenbehaftete Dualzahlen bekannt. Diese bekannte Schaltung weist einen ersten Eingangsanschluß auf, über wel­ chen der Schaltung zu verarbeitende Operandensignale zuführ­ bar sind, die jeweils einer Dualzahl entsprechen. Weiterhin weist die bekannte Schaltung eine Arithmetikeinheit, ein an den Ausgang der Arithmetikeinheit angeschlossenes Register und eine Taktzentrale auf. In dieser wird bei einer internen Taktierung unter Verwendung eines Rückwärtszählers und einer L/H-Flanke eines von einem Mikrocomputer kommenden Taktsig­ nals MPT ein Taktsignal erzeugt, dessen Taktfrequenz höher ist als die Frequenz des Taktsignals MPT.
Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, einen neuen Weg aufzuzeigen, wie arith­ metische Rechenvorgänge trotz geringen Schaltungsaufwandes schnell gelöst werden können.
Diese Aufgabe wird durch eine Vorrichtung mit den im Anspruch 1 angegebenen Merkmalen gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den abhängigen Ansprü­ chen.
Die Vorteile der Erfindung bestehen insbesondere darin, daß aufgrund der Zerlegung eines Rechenvorganges in sequentielle Einzelschritte und der Verwendung einer selbstgetakteten Schaltung der Schaltungsaufwand insgesamt gering bleibt und dennoch die Zeit für die Durchführung des Rechenvorganges re­ duziert ist. Die vorgeschlagene Lösung wirkt demnach dem all­ gemeinen Trend entgegen, daß zu einer Reduzierung der Rechen­ zeit einer Schaltung eine Erhöhung der Anzahl der Gatter not­ wendig ist.
Weitere vorteilhafte Eigenschaften der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispiels anhand der Fig. 1, die ein Prinzip-Blockschaltbild einer selbstgetakte­ ten, sequentiellen Arithmetik zeigt.
Die gezeigte Vorrichtung weist Eingangsanschlüsse 2 und 3 auf. Über den ersten Eingangsanschluß 2 sind der Vorrichtung zwei Operandensignale zuführbar, die jeweils in Form eines 8- Bit breiten Datenwortes vorliegen. Diese Operandensignale sollen in einer Arithmetikeinheit 1 in geeigneter Weise mit­ einander verknüpft werden. Im Rahmen dieser Verknüpfung er­ folgt in der Arithmetikeinheit 1 eine kombinatorische Durch­ führung von Rechenvorgängen, beispielsweise Additionen, Mul­ tiplikationen und Divisionen. Dabei kommen UND-Gatter, ODER- Gatter, Inverter und Volladdierer zur Anwendung, die gemäß speziellen Wahrheitstabellen realisiert sind, wie unten noch erläutert wird.
Dem zweiten Eingangsanschluß 3 ist ein Startsignal zuführbar, das den Beginn der Rechenvorgänge einleitet.
Solange dieses Startsignal nicht vorliegt, sind die Flipflops eines Steuerwerks 7 und eines Registers 5 asynchron zurückge­ setzt. Weiterhin werden auch die Operandensignale im Schal­ tungsblock 4 auf einen Startwert gesetzt.
Der Schaltungsblock 4 enthält eine Tor- bzw. Enableschaltung und einen ersten Code-Umwandler. Mittels dieses Code-Umwand­ lers werden die Operandensignale, die jeweils in Form eines 8-Bit breiten Datenwortes vorliegen, derart umgewandelt, daß jedem Bit des 8-Bit breiten Datenwortes eine Zweibit-Informa­ tion zugeordnet wird. Folglich liegen am Schaltungsblock 4 eingangsseitig insgesamt 16 Signalleitungen an, über welche die insgesamt 16 Bits der beiden Operanden bitparallel über­ tragen werden. Ausgangsseitig weist der Schaltungsblock 4 32 Signalleitungen auf, da mittels des genannten Code-Umwand­ lers jedem Bit der Operandensignale eine Zweibit-Information zugeordnet wurde. Diese Zweibit-Informationen werden bitpa­ rallel auf verschiedenen Leitungen an die Arithmetikeinheit 1 übertragen, wie es durch die dick gezeichnete Linie zwischen dem Schaltungsblock 4 und der Arithmetikeinheit 1 angedeutet ist. Auch alle anderen dick ausgeführten Verbindungslinien zwischen zwei Schaltungsblöcken sind zur Übertragung von um­ codierten Signalen vorgesehen, bei welchen jedem Bit eines Datenwortes eine Zweibit-Information zugeordnet ist.
Solange das bereits oben genannte Startsignal am zweiten Ein­ gangsanschluß 3 nicht vorliegt, sind die Bits der Operanden­ signale am Ausgang des Code-Umwandlers sämtlich auf den Wert "00" geschaltet, was zum Ausdruck bringt, daß ein ungültiges Bit vorliegt. Dies entspricht dem bereits oben genannten Startwert.
Die insgesamt möglichen Zustände eines Bits eines Operanden­ signals ergeben sich aus der folgenden Zustandstabelle:
Tabelle 1
Bei dieser Tabelle ist davon ausgegangen, daß jedes Bit eines Operandensignals in eine Zweibit-Information umgesetzt wird und jedes Bit der Zweibit-Information auf einer eigenen Lei­ tung übertragen wird, welche mit Leitung 1 und Leitung 0 be­ zeichnet sind.
Liegt das genannte Startsignal am Eingang 3 vor, dann läßt der als Tor- bzw. Enable-Schaltung wirkende Schaltungsblock 4 die Operandensignale, deren Bits jeweils als gültige 0 oder gültige 1 codiert sind, an die Arithmetikeinheit 1 durch.
Auch allen anderen Eingängen der Arithmetikeinheit 1 werden umcodierte, gültige Bits zugeführt, wobei der Arithmetikein­ heit über den als Tor- bzw. Enable-Schaltung wirkenden Schal­ tungsblock 8 im Steuerwerk 7 erzeugte Steuersignale und über den als Tor- bzw Enable-Schaltung wirkenden Schaltungsblock 9 Ausgangssignale des Registers 5 zugeführt werden. Die vom Re­ gister 5 zur Verfügung gestellten Ausgangssignale entsprechen Zwischenergebnissen, die in der Arithmetikeinheit 1 im Rahmen eines Rechenschrittes ermittelt wurden und die bei der Durch­ führung des nächsten Rechenschrittes wieder benötigt werden.
Die Ausgangssignale des Registers 5, die nach einer Beendi­ gung des gesamten Rechenvorganges dem Rechen-Endergebnis ent­ sprechen, werden an einem Ausgangsanschluß 10 zur Verfügung gestellt und können dort zu einer weiteren Verwendung abge­ griffen werden.
Die Ausgangssignale der Arithmetikeinheit 1 werden weiterhin dem Taktgenerator 6 zugeführt. Dieser ist an den Ausgang der Arithmetikeinheit 1 angeschlossen, um aus den Ausgangssigna­ len der Arithmetikeinheit Taktsignale zu generieren, mittels derer der nächste Rechenschritt in der Arithmetikeinheit ein­ geleitet wird. Weiterhin werden die generierten Taktsignale dazu verwendet, das erhaltene Zwischenergebnis im Register 5 abzuspeichern. Das Taktsignal, dessen Periodendauer der Dauer eines Einzelschrittes entspricht, wird stets dann erzeugt, wenn alle Ausgänge der Arithmetikeinheit 1 den Zustand "gül­ tig" angenommen haben. Dies ist dann der Fall, wenn ein Re­ chenschritt in der Arithmetikeinheit beendet ist. Der nächste Rechenschritt wird über das Steuerwerk 7 eingeleitet. Da der neue Rechenschritt wieder mit den Startwerten "ungültig" be­ ginnen muß, schaltet das vom Taktgenerator 6 erzeugte Takt­ signal über die Schaltungsblöcke 8 und 9 die Eingänge der Arithmetikeinheit 1 wieder auf "ungültig". Die Arithmetikein­ heit folgt diesen Werten und liefert an ihrem Ausgang eben­ falls den Wert "ungültig", so daß der Taktgenerator 6 das Taktsignal mit einer inaktiven Flanke wieder in den Ausgangs­ zustand zurücksetzt. Dies bewirkt, daß über die Schaltungs­ blöcke 8 und 9 neue Steuersignale bzw. der neue Inhalt des Registers 5 wieder auf "gültig" geschaltet werden, so daß der nächste Rechenschritt ablaufen kann.
Die Dauer der High- und Low-Phasen des vom Taktgenerators 6 erzeugten Taktsignals wird von der Einschwingzeit der Arith­ metikeinheit 1 bestimmt. Diese umfaßt die Verzögerung der Arithmetikeinheit, wenn alle Ausgänge auf "gültig" geschaltet werden, und die Verzögerung beim Schalten auf "ungültig".
Das Ergebnis des Rechenvorganges kann - wie bereits oben an­ gegeben - aus dem Register 5 bzw. am Ausgangsanschluß 10 oder auch am Ausgang der Arithmetikeinheit 1 entnommen werden. Zur Beendigung des Rechenvorganges verhindert das Steuerwerk 7 nach dem letzten Rechenschritt eine weitere Erzeugung von Taktimpulsen dadurch, daß es über einen Ausgangsanschluß dem Taktgenerator 6 ein Ende-Signal zuführt.
In der Arithmetikeinheit 1 können verschiedene logische Ver­ knüpfungen erfolgen, die jeweils unter Verwendung von Gattern mit speziellen Wahrheitstabellen vorgenommen werden. Diese haben die Aufgabe, die auf zwei Leitungen umcodierten Bits logisch zu verknüpfen.
Zur Realisierung eines UND-Gatters mit den Eingängen A und B und dem Ausgang Q wird für die selbstgetaktete Logik von fol­ gender Wahrheitstabelle Gebrauch gemacht:
Tabelle 2
A, B und Q beschreiben jeweils Doppelleitungen mit den Indi­ zes 1 und 0. In der Tabelle bedeutet "-", daß der logische Pegel an diesem Pin keine Rolle spielt. "X" bedeutet, daß der Ausgangspegel beliebig ist. Dies tritt dann auf, wenn einer der Eingänge den unerlaubten Wert "11" annimmt.
Aufgrund dieser verwendeten Codierung liefert die UND-Ver­ knüpfung nicht nur das Rechenresultat, sondern gleichzeitig auch eine Fertig-Meldung. Sind nämlich Q1 und Q0 verschieden, dann ist der Rechenschritt beendet.
Um zu vermeiden, daß ein Rechenschritt fälschlicherweise als fertig gemeldet wird, muß darauf geachtet werden, daß beim Schalten des Gatters niemals zwischendurch Q1 und Q0 kurzfri­ stig verschiedene Werte annehmen. Solche Momente könnten dann auftreten, wenn beim Einschwingen der Schaltung die Ausgänge kurzfristig von 0 auf 1 und dann auf 0 wechseln. Solche Er­ eignisse bezeichnet man als Spike. Um zu beurteilen, ob die Schaltung spikefrei zu realisieren ist, werden die Boolschen Gleichungen der Ausgänge Q1 und Q0 aufgestellt. Dabei wird die Tatsache ausgenutzt, daß der Zustand "11" ein unerlaub­ ter Zustand ist:
Q1 = (A1 und B1)
Q0 = (A0 und B0) oder (A0 und B1) oder (A1 und B0)
Beide Verknüpfungen sind immer spikefrei, wenn man voraus­ setzt, daß der Ablauf einer Operation die folgende Reihen­ folge besitzt:
  • - Alle Eingänge sind "ungültig", d. h. besitzen den Wert 0.
  • - Alle Eingänge werden auf "gültige 0" oder "gültige 1" ge­ schaltet (nacheinander oder gleichzeitig).
  • - Alle Eingänge werden nacheinander oder gleichzeitig auf "ungültig" geschaltet.
Diese Festlegung verhindert spikeproduzierende Übergänge wie beispielsweise den gleichzeitigen Wechsel von A1 auf 1 und B1 auf 0, was bei Q1 einen Spike produzieren könnte.
Auch alle anderen Gatter sind aufgrund dieser Argumentation spikefrei zu realisieren.
Zur Realisierung eines ODER-Gatters wird von folgender Wahr­ heitstabelle Gebrauch gemacht:
Tabelle 3
Damit ergeben sich als Boolsche Gleichungen:
Q1 = (A0 und B1) oder (A1 und B0) oder (A1 und B1)
Q0 = (A0 und B0)
Auch hier ist die Spikefreiheit garantiert.
Zur Realisierung eines Inverters wird von folgender Wahr­ heitstabelle Gebrauch gemacht:
Tabelle 4
Damit ergeben sich als Boolsche Gleichungen:
Q1 = A0
Q0 = A1
Auch hier ist die Spikefreiheit garantiert.
Für einen Volladdierer mit CI = "Carry In", A = "Summand 1", B = "Summand 2", Q = "Summe", C = "Carry Out" ergibt sich folgende Wahrheitstabelle:
Tabelle 5
Damit ergeben sich als Boolsche Gleichungen:
Q1 = (CI1 und A0 und B0) oder (CI0 und A0 und B1) oder (CI0 und A1 und B0) oder (CI1 und A1 und B1)
Q0 = (CI0 und A0 und B0) oder (CI1 und A0 und B1) oder (CI1 und A1 und B0) oder (CI0 und A1 und B1)
C1 = (CI1 und A0 und B1) oder (CI0 und A1 und B0) oder (CI0 und A1 und B1) oder (CI1 und A1 und B1)
C0 = (CI0 und A0 und B0) oder (CI1 und A0 und B0) oder (CI0 und A0 und B1) oder (CI0 und A1 und B0).
Auch hier ist die Spikefreiheit garantiert.
Auch für alle anderen logischen Verknüpfungen lassen sich Wahrheitstabellen gemäß obiger Codierung finden, für die ebenfalls immer die Spikefreiheit gewährleistet ist.

Claims (17)

1. Vorrichtung zur sequentiellen Durchführung von Rechenvor­ gängen, mit
  • - einem ersten Eingangsanschluß, über welchen der Vorrich­ tung zu verarbeitende Operandensignale zuführbar sind, die jeweils in Form eines n-Bit breiten Datenwortes vorliegen,
  • - einer Arithmetikeinheit,
  • - einem an den Ausgang der Arithmetikeinheit angeschlossenen Register, und
  • - einem Taktgenerator,
dadurch gekennzeichnet,
  • - daß sie einen zwischen dem ersten Eingangsanschluß (2) und der Arithmetikeinheit (1) vorgesehenen ersten Umwandler (4) aufweist, der jedem Bit eines n-Bit breiten Datenwor­ tes eine Zweibit-Information zuordnet,
  • - daß die Arithmetikeinheit (1) zur Auswertung der Zweibit- Informationen unter Verwendung von mindestens einem Gatter gemäß einer Wahrheitstabelle dient, und
  • - daß der Taktgenerator (6) an den Ausgang der Arithmetik­ einheit (1) angeschlossen ist, um aus den Ausgangssignalen der Arithmetikeinheit (1) Taktsignale zu generieren, mit­ tels derer der nächste Rechenschritt in der Arithmetikein­ heit einleitbar ist.
2. Vorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Zweibit-Informationen der Arithmetik­ einheit (1) auf verschiedenen Leitungen zugeführt werden.
3. Vorrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß sie einen zweiten Eingangsanschluß (3) aufweist, welchem ein Startsignal zuführbar ist.
4. Vorrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der zweite Eingangsanschluß (3) mit einer Torschaltung (4) verbunden ist, die im Signalweg der zu ver­ arbeitenden Operandensignale gelegen ist.
5. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie ein Steuerwerk (7) enthält, welches zwei Eingangsanschlüsse aufweist, von denen der erste mit dem zweiten Eingangsanschluß (3) der Vor­ richtung und der zweite mit dem Ausgang des Taktgenerators (6) verbunden ist.
6. Vorrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß das Steuerwerk (7) über einen ersten Aus­ gang mit einer zweiten Torschaltung (8) verbunden ist, die ausgangsseitig Steuersignale für die Arithmetikeinheit (1) zur Verfügung stellt.
7. Vorrichtung nach Anspruch 5 oder 6, dadurch ge­ kennzeichnet, daß das Steuerwerk (7) über einen zweiten Ausgang mit dem Taktgenerator (6) verbunden ist und daß das Steuerwerk (7) am zweiten Ausgang ein Stopsignal zur Verfü­ gung stellt.
8. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Register (5) ei­ nen zweiten Umwandler aufweist, der ausgangsseitig ein n-Bit breites Datenwort zur Verfügung stellt.
9. Vorrichtung nach Anspruch 8, dadurch gekenn­ zeichnet, daß das Register (5) über eine dritte Torschal­ tung (9) mit der Arithmetikeinheit (1) verbunden ist.
10. Vorrichtung nach Anspruch 9, dadurch gekenn­ zeichnet, daß die dritte Torschaltung (9) einen dritten Umwandler aufweist, der jedem Bit des n-Bit breiten Datenwor­ tes aus dem Register (5) eine Zweibit-Information zuordnet.
11. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Taktgenerator (6) ausgangsseitig mit dem Register (5) verbunden ist.
12. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Taktgenerator (6) ausgangsseitig mit der dritten Torschaltung (9) verbunden ist.
13. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie von folgender Zustandstabelle Gebrauch macht:
14. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie zur Realisierung eines UND-Gatters von folgender Wahrheitstabelle Gebrauch macht:
wobei A1 und A0, B1 und B0 sowie Q1 und Q0 jeweils Zweibit- Informationen sind, "-" ein don't-care-Bit ist und "X" einen beliebigen Ausgangspegel symbolisiert.
15. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie zur Realisierung eines ODER-Gatters von folgender Wahrheitstabelle Gebrauch macht:
wobei A1 und A0, B1 und B0 sowie Q1 und Q0 jeweils Zweibit- Informationen sind, "-" ein don't-care-Bit ist und "X" einen beliebigen Ausgangspegel symbolisiert.
16. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie zur Realisierung eines Inverters von folgender Wahrheitstabelle Gebrauch macht:
wobei A1 und A0, B1 und B0 sowie Q1 und Q0 jeweils Zweibit- Informationen sind, "-" ein don't-care-Bit ist und "X" einen beliebigen Ausgangspegel symbolisiert.
17. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie zur Realisierung eines Volladdierers von folgender Wahrheitstabelle Gebrauch macht:
wobei A1 und A0, B1 und B0 sowie Q1 und Q0 jeweils Zweibit- Informationen sind, "-" ein don't-care-Bit ist und "X" einen beliebigen Ausgangspegel symbolisiert und
wobei CI1 und CI0 Carry In-Bits und C1 und C0 Carry-Out-Bits sind.
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