SU732864A1 - Сумматор кодов фибоначчи - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в арифметическом устройстве ИВМ.

Известны сумматоры кодов Фибоначчи, построенные на основе алгоритма сложения кодов Фибоначчи [1], [2] и [3].

Недостатком таких сумматоров является большое количество в среднем циклов сложения, что приводит к снижению быстродействия сумматора.

Наиболее близким к предлагаемому является сумматор кодов Фибоначчи, содержащий многоразрядный полусумматор, входы которого соединены со входами слагаемых сумматора и элемент ИЛИ, выход которого подключен к контрольному выходу сумматора [4J.

Недостатком такого сумматора является большое количество в среднем циклов сложения, что приводит к снижению быст— _Μ родействия сумматора, и невысокая кон’гролируюшая способность сумматора, так как в сумматоре проверяется только одно контрольное соотношение.

Цель изобретения - повышение быстродействия сумматора и повышение контролирующей способности сумматора.

Для достижения этой цели сумматор содержит нормализатор и блок перезаписи информации, входы которого соединены со входом начала сложения и выходами промежуточной сверхсуммы и запомненных сигналов многоразрядного полусумматора, а выходы - со входами нормализатора, выходы нормализатора соединены с выходами результата сложения сумматора, окончания сложения сумматора и первым входом элемента ИЛИ, второй вход которого подключен к контрольному выходу многоразрядного полусумматора.

Кроме этого многоразрядный полусумматор содержит П однотипных одноразрядг ных полусумматоров ( П - количество разрядов) и элемент ИЛИ, выход которого подключен к контрольному выходу многоразрядного полусумматора, а входы - к контрольным выходам одноразрядных полусумматоров, входы слагаемых 6 -го од732864 норазрядного полусумматора ( β = 1, ..., Π ) подключены ко входам 2 -го разряда многоразрядного полусумматора, выходы промежуточной сверхсуммы и запомненного сигнала β-го одноразрядного полусум- ₅ матора подключены к выходам £-го разряда промежуточной сверхсуммы и запомненного сигнала многоразрядного полусумматора, выход запомненного сигнала Е-го одноразрядного полусумматора подключен 10 ко входу запомненного сигнала ( £-1)-го одноразрядного полусумматора, выход переноса β -го одноразрядного полусумматора подключен ко входу переноса ( g-Ι)-го и ( £-2)-го одноразрядных полусуммато- ¹⁵ ров, входы переноса £-го одноразрядного полусумматора подключены к: выходам переноса (£+1)-го и ( 6+2)~го одноразрядных полусумматоров, выход сверхпереноса β-го одноразрядного полусуммато- ²⁰ ра подключен ко входам сверхпереноса (e-i) —го и ( £—2)— го одноразрядных полусумматоров, входы сверхпереноса £-го одноразрядного полусумматора подключены к выходам сверхпереноса (6+1)-го и ²⁵ ( С+2) -го одноразрядных полусумматоров, выход промежуточной суммы £ -го одноразрядного полусумматора подключен ко входу промежуточной суммы ( 6+1)-го одноразрядного полусумматора, вход промежу— точной суммы 6—го одноразрядного полусумматора подключен к выходу промежуточной суммы ( 6—1)—го одноразрядного полусумматора, выходы переноса, сверхпере-. носа и промежуточной суммы первого од- ³⁵ норазрядного полусумматора подключены ко входам элемента ИЛИ.

При этом одноразрядный полусумматор состоит из элементов И, ИЛИ и НЕ, причем . вход элемента НЕ соединен со входом промежуточной суммы и первыми вхо.дами первого элемента И и первого элемента ИЛИ, а выход - с первым входом второго элемента И, второй вход которого соединен со вторым входом первого элемента И и выходом третьего элемента И, а выход - с выходом сверхпереноса и первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, а выход - с перовым входом второго элемента ИЛИ, выход -которого соединен с контрольным выходом, второй вход - с выходом пятого элемента И, а третий вход - с выходом ₅₅ шестого элемента И, первый вход которого соединен с выходом третьего элемента ИЛИ, а второй вход - со входом переноса из ( £+1)-го разряда и первым вхо дом четвертого элемента ИЛИ, выход которого соединен с выходом промежуточной суммы и первым входом пятого элемента ИЛИ, а второй вход - с первым входом третьего элемента И, первым входом третьего элемента ИЛИ и выходом шестого элемента ИЛИ, первый вход которого соединен со входом первого слагаемого и первым входом седьмого элемента И, г второй вход - со входом второго слагаемого и вторым входом седьмого элемента И, выход которого соединен с выходом переноса и вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом первого элемента И, выходом запомненного сигнала и первым входом пятого элемента И, второй вход которого соединен с входом запомненного сигнала, вход сверхпереноса из ( £+1)-го разряда соединен со вторым входом третьего элемента ИЛИ и вторым входом пятого элемента ИЛИ, выход которого соединен с выходом промежуточной сверхсуммы, а третий вход - со вторым входом третьего элемента И, третьим входом третьего элемента ИЛИ и выходом седьмого элемента ИЛИ, первый вход которого соединен со входом переноса из ( 6+2)-го разряда, а . второй вход — со входом сверхпереноса из (€+2)-го разряда.

Кроме того, блок перезаписи информации состоит из однотипных ячеек по одной на два соседних разряда, начиная с младшего разряда, причем каждая ячейка содержит первый, второй, третий и четвертый входы, соединенные с соответствующими выходами промежуточной сверхсум— мы и запомненных сигналов соответствующих двух разрядов многоразрядного полусумматора, пятый вход, первый, второй, третий и четвертый выходы, соединенные с соответствующими входами промежуточной сверхсуммы и запомненных сигналов соответствующих двух разрядов нормализатора, пятый выход, который для ячеек, за исключением младшей, соединен с пятым входом предыдущей ячейки, пятый выход младшей ячейки соединен с выходом блока, а пятый вход старшей ячейки соединен со входом .начала сложения блока перезаписи информации, причем каждая ячейка блока перезаписи информации состоит из элементов И и элемента задержки, вход которого соединен с пятым входом ячейки, а выход - с пятым выходом ячейки - и с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соот5 732864 ветственно с первым, вторым, третьим и четвертым входами ячейки, а выходы со-ответственно с первым, вторым, третьим и четвертым выходами ячейки.

Кроме того, нормализатор состоит из ₅ однотипных ячеек по числу разрядов, каждая из которых содержит вход промежуточной сверхсуммы, вход запомненного сигнала, первый, второй, третий и четвертый входы связи, информационный вы— Ю ход, контрольный выход, первый и второй выходы связи, кроме того нормализатор содержит первый и второй элементы ИЛИ, фильтр, постоянная времени которого превышает время переходного процесса в нор-¹⁵ мализатОре, триггер, элемент НЕ и элемент И, выход которого’ соединен с выходом конца сложения нормализатора, первый вход - с единичным выходом триггера, второй вход - с выходом элемента ²⁰ НЕ, вход которого соединен с выходом первого элемента ИЛИ и входом фильтра, выход которого соединен с первым входом второго элемента ИЛИ, другие входы ко25 торого соединены соответственно с контрольными выходами ячеек нормализатора, единичный вход триггера соединен с входом нормализатора, входы первого элемента ИЛИ соединены с соответствующими вторыми выходами связи всех ячеек нор— ³⁰ мализатора, информационные выходы всех ячеек нормализатора соединены с выходом результата сложения сумматора, второй выход связи ячейки в-го разряда соеци^--35 нен с четвертым входом связи ячейки ( В -1) -го разряда и третьим входом связи ячейки (С+1)-го разряда, первый вход связи ячейки β -го разряда соединен с информационным выходом ячейки ( ζ —1)—го ₄θ разряда, второй вход ячейки β-го разряда соединен с первым выходом связи ячейки (Е+1)-го разряда, причем каждая ячейка нормализатора содержит элемент ИЛИ, первый, второй и третий элементы ₄₅ И, первый триггер и второй триггер, счетный вход которого соединен с третьим входом связи, единичный вход — со входом промежуточной сверхсуммы, нулевой вход — с выходом первого элемента И _ ячейки нормализатора, единичный выход — с информационным выходом ячейки нормализатора и первым входом второго элемента И ячейки нормализатора, нулевой выход - с первым выходом связи ячейки ₅₅ нормализатора и первым входом третьего элемента И ячейки нормализатора, второй вход второго элемента И ячейки нормализатора соединен с первым входом связи ячейки нормализатора, третий вход - с вторым входом связи ячейки нормализатора, а выход - со вторым выходом связи и первым входом элемента ИЛИ ячейки нормализатора, второй вход которого соединен с четвертым входом связи яче— йи нормализатора, а выход - с первым входом первого элемента И и третьим входом первого триггера ячейки нормализатора, единичный вход которого соединен со входом запомненного сигнала, нулевой выход - со вторым входом первого элемента И ячейки нормализатора, а ёциничный выход - со вторым входом третьего элемента И ячейки нормализатора, выход которого соединен с контрольным выходом ячейки нормализатора.

На фиг. 1 приведена структурная схе, ма сумматора кодов Фибоначчи; на' фиг. 2 - схема многоразрядного полусумматора; на фиг. 3 — схема одноразрядного полусумматора; на фиг. 4-схемаблока перезаписи информации; на фиг. 5 — схема ячейки блока перезаписи информации; на фиг. 6 - схема нормализатора; на фиг. 7 - схема ячейки нормализатора.

Сумматор кодов Фибоначчи содержит вход 1 первого слагаемого, вход 2 второго слагаемого, многоразрядный полусумматор 3, выход 4 промежуточной сверхсум— мы, выход 5 запомненных сигналов, контррольный выход 6 полусумматора 3, вход 7 начала сложения, блок 8 перезаписи информации, выход 9 промежуточной суммы блока 8 перезаписи информации, выход 10 запомненных сигналов блока 8 перезаписи информации, выход 11 сигнала окончания процесса перезаписи информации, нормализатор 12, выход 13 результата сложения, выход 14 окончания сложения, контрольный выход 15 нормализатора 12, элемент ИЛИ 16, контрольный выход 17 сумматора. Входы многоразрядного полусумматора 3 соединены со входами 1 и 2 слагаемых, а выходы 4 промежуточной сверхсуммы и запомненных сигналов 5 подключены к входам 11 блока перезаписи информации, к которым также подключен вход 7 начала сложения. Выходы 9 промежуточной суммы и запомненных сигналов 10 и выход 11 сигнала окончания процесса перезаписи информации блока 8 ’ перезаписи информации подключены ко входам нормализатора 12, имеющем выходы 13 результата сложения, окончания сложения 14 и контрольный выход 15. Контрольный выход 15 нормализатора 12 и контрольный вьхход 6 полусумматора 3 подклю7 чены ко входам элемента ИЛИ 16, выход которого подключен к контрольному выходу сумматора 17.

Многоразрядный полусумматор 3_} содержит И ( h - количество разрядов) од- ₅ норазрядных сумматоров 18; Е - ый из которых имеет ( Е xl, ..., fl ) выход 19 .промежуточной сверхсуммы, выход 20- за-* помненного сигнала, контрольный выход 21, выход 22 сверхпереноса, выход 23 10 переноса, вход 24 сверхпереноса из ζ + +1—го разряда, вход 25 сверхпереноса из ( 6 + 2) -го разряда, входы 26 и 2 7 слагаемых, вход 28 переноса из ( Е+2)-го разряда, вход 29 переноса из ( Е+1)-го 15 разряда, вход 30 промежуточной суммы, выход 31 промежуточной суммы, вход 32' запомненного сигнала. Многоразрядный полусумматор 3 содержит кроме того элемент ИЛИ 33. 20

При этом выходы 19 всех одноразрядных полусумматоров 18 соединены с соответствующими выходами 4 многоразрядного полусумматора 3; выходы 20 всех одноразрядных полусумматоров 18 соеди— ²⁵ йены с соответствующими выходами 5 многоразрядного полусумматора 3; входы 26 и 27 всех одноразрядных полусумматоров 18 соединены с соответствующими входами 1 и 2 многоразрядного полусум- 30 матора 3; контрольные выходы 21 всех одноразрядных полусумматоров 18, а также выходы 20, 22, 23 и 31 одноразрядного полусумматора 18 младшего разряда соединены со входами элемента ИЛИ 33, 35 выход которого соединен с контрольным выходом 6 многоразрядного полусумматора 3; выход 22 одноразрядного полусумматора 18 Е-го разряда соединен со входом 24 одноразрядного полусумматора 18 ⁴⁰ ( β -1)-го разряда и входом 28 одноразрядного полусумматора 18 ( 6-2)-го разряда; вход 30 одноразрядного полусумматора 18 6-го разряда соединен с выходом 31 одноразрядного полусумматора 45 18 ( Е-1)-го разряда; выход 20 одноразрядного полусумматора 18 Е-го разряда соединен со входом 32 одноразрядного ( Е-D-го разряда.

Одноразрядный полусумматор 18, со- 50 держит элементы ИЛИ 34, 35 и 36, элемент И 37, элемент НЕ 38, элемент И 39, элементы ИЛИ 40 и 41, элементы И 42 и 43, элемент ИЛИ 44, элемент И 45, элемент ИЛИ 46, элементы И 47 ⁵⁵ и 48.

При этом вход элемента НЕ 38 соединен со входом 30 промежуточной суммы и первыми входами элементов ИЛИ 41 и 42, а выход - с первым входом элемента И 43, второй вход которого соединен со вторым входом элемента И 42 и выходом элемента И 39, а выход - с выходом 2 2 сверхпереноса и входом элемента И 47, другой вход которого подключен к выходу элемента ИЛИ 41. Выход элемента И 47 подключен ко входу элемента ИЛИ 46, выход которого соединен с контрольным выходом 21, второй вход - с выходом элемента И 48, а третий вход с выходом элемента И 45, первый вход которого соединен с выходом элемента ИЛИ 40, а второй вход - со входом переноса из ( 8+1)-го разряда 29 и первым входом элемента ИЛИ 34, выход которого соединен с выхо'дом 31 промежуточной суммы и первым входом элемента ИЛИ 44, а второй вход - с первым входом элемента И 39, элемента ИЛИ 40 и выходом элемента ИЛИ 35. Входы элемента ИЛИ 35 соединены со входами 26 и слагаемых, которые подключены также ко входам элемента И 37, выход которого соединен с выходом 23 переноса и вторым входом элемента.ИЛИ 41, третий вход которого соединен с выходом элемента И 42, выходом 20 запомненного сигнала и первым входом элемента И 48, второй вход которого соединен со входом запомненного сигнала 32. Вход сверхпереноса из ( 6 +1)-го разряда 24 соединен со вторыми входами элементов ИЛИ 40 и 44.

Выход элемента ИЛИ 44 подключен к выходу 19 промежуточной сверхсуммы, а третий вход соединен со вторым входом элемента И 39, третьим входом элемента ИЛИ 40 и выходом элемента ИЛИ 36, первый вход которого соединен со входом переноса из ( С+2)-го разряда, а второй вход - со входом 2 5 сверхпереноса из (Е+2)-го разряда 25.

Блок 8 перезаписи информации состоит из однотипных ячеек 49 каждая из которых связана с двумя разрядами многоразрядного полусумматора 3 и содержит входы 50, 51, 52, 53 и 54, выходы 55, 56, 57,- 58 и 59, элемент 60 задержки, элементы И 61, 62, 63 и 64. При этом входы 50, 51, 52 и 53 соединены с соответствующими выходами 4 промежуточной сверхсуммы и запомнен,ных сигналов 5 двух соседних разрядов многоразрядного полусумматора 3; выходы 55, 56, 57 и 58 соединены с выходами 9 промежуточной суммы и залом

732864 jo ценных сигналов соответствующих разрядов блока перезаписи информации 8; выход 54 П-ой ячейки 49 блока 8 перезаписи информации соединен со входом 59 И -1-ой ячейки 49; выход 54 млад- ₅ шей.ячейки 49 соединен с выходом 11 сигнала окончания процесса перезаписи информации, вход 59 старшей ячейки подключен ко входу 7 начала сложения.

Вход элемента бО^задержки подключен 10 ко входу 59 ячейки 49^ а выход - к выходу 54 ячейки 49 и ко входам элементов И 61, 62, 63 и 64, вторые входы которых подключены соответственно ко входам 51, 53, 50 и 52 ячейки 49, а 15 выходы - к выходам 57, 55, 58 и 56 ячейки 49.

Нормализатор 12 содержит П однотипных ячеек 6 5_? каждая из которых включает первый триггер 66, с единичным и ну- 2-0 левым входами 67 и 68 и нулевым и единичным выходами 69 и 70, второй триггер 71, с единичным входом 72, счетным входом 73 с запуском по заднему фронту нулевым входом 74, нулевым входом 75, ²⁵ единичным выходом 76, элемент И 77, элемент^ ИЛИ 78, элементы И 79 и 80; первый вход 81 связи, второй вход 82 связи, первый выход 83 связи, третий вход 84 связи, вход 85 промежуточной сверх- ³⁰ суммы, вход 86 запомненного сигнала, четвертый вход 87 связи, второй выход 88 связи, контрольный выход 89, информационный выход 90.

Кроме того, нормализатор 12 содер- 35 жит элемент ИЛИ 91, фильтр 92, постоянная времени которого превышает время переходного процесса в нормализато- .. ре 12, элемент ИЛИ 93, триггер 94, с единичным входом 95 и единичным выхо- ⁴⁰ дом 96, элемент И 97 и элемент НЕ 98.

При этом в нормализаторе 12 второй выход 88 связи ячейки 65 Е-го разряда соединен с четвертым входом 87 свя- ₄₅ зи ячейки 65 ( 6-1)-го разряда, третьим входом связи 84 ячейки 65 ( Е+1)-го разряда и одним из входов элемента ИЛИ 91; первый вход 81 связи ячейки 65 “f-го разряда соединен с информационным выходом 90 ячейки 65 ( 6—1)-го разряда; второй вход 82 связи ячейки 65 Его разряда соединен с первым выходом 83 связи ячейки 65 ( Е+1)-го разряда; вход 11 сигнала окончания процесса пере-₅₅ записи информации соединен с единичным входом 95 триггера 94, единичный выход 96 которого соединен с одним из входов элемента И 97; выход элемента ИЛИ 91 соединен со входом элемента НЕ 98, выход которого через элемент И 97 соединен с выходом 14 окончания сложения·

Выходы 88 всех ячеек нормализатора соединены через элемент ИЛИ 91 с фильтром 92 и далее через элемент ИЛИ 93 с контрольным выходом 15. Эта цепь соединений выполняет контрольные функции в нормализаторе. После нормализации на всех выходах 88 должны быть нулевые сигналы. Единичные сигналы на этих выходах появляются кратковременно, пока идет переходной процесс в нормализаторе. Фильтр 92 не пропускает кратковременные сигналы на выходах 88 на контрольный выход 15. Если же на одном из выходов 88 появляется устойчивый единичный сигнал, то это приводит к появлению сигнала на контрольном выходе 15.

Выход элемента ИЛИ 91 соединен со входом элемента НЕ 98, а через элемент И 97 с выходом 14 окончания сложения. Эта цепь соединений вместе с триггером 94 и- входом 11 играет следующую роль. До тех пор, пока длится переходной.процесс в нормализаторе, на выходе элемента ИЛИ 91 будет единичный сигнал, который через элемент НЕ 96 запрещает появление единичного сигнала на выходе 14. Как только на входе 11 появляется единичный сигнал (что свидетельствует об окончании первого этапа и перезаписи информации в нормализатор 12), он приводит к переходу триггера 94 в единичное состояние и появлению разрешающего сигнала на соответствующем входе элемента И 97. После окончания переходного процесса в нормализаторе на выходе 14 появляется единичный сигнал. При устойчивом отказе нормализатора 12 на выходе 15 единичный (разрешающий) сигнал появиться не может.

В каждой ячейке нормализатора 65 триггер 71 своим счетным входом 73 подключен к третьему входу 84 связи,' единичным входом 72 — ко входу 85 промежуточной сверхсуммы, нулевым входом 74 - к выходу элемента И 77. Единичный выход 76 триггера 71 подключен к информационному выходу 90 и к входу элемента И 79, а нулевой выход 75 - к первому выходу 83 связи и входу элемента И 80, другой вход которого подключен к единичному выходу 70 триггера 66, а выход - к контрольному выходу 89, Второй и третий входы элемента И 79 подключены соответственно к первому и второму входам 81 и 82 связи, а выход — ко второму выходу 88 связи и входу элемента ИЛИ 78, другой вход которого соединен с четвертым входом 87. связи, а выход - со входом элемента И 77 и нулевым входом 68 триггера 66, единич- ₅ ный вход 67 которого соединен со входом 86 запомненного сигнала, а нулевой выход 69 - с другим входом элемента И 77.

Существо алгоритма сложения кодов 10 Фибоначчи состоит в следующем.

Слагаемые числа представляются в виде нормальных кодов Фибоначчи (в нормальном коде Фибоначчи две единицы подряд в коде не встречаются) и затем над 15 нормальными кодами Фибоначчи осуществляются следующие операции.

1. Образование промежуточной суммы, переносов, запомненных сигналов и сигналов контроля сложения в каждом разряде. 20 Сигнал С-го разряда промежуточной суммы и сигналы переносов из £ -го разряда в ( 6-1)ый и ( С-2)-й разряды образуются на основе следующей таблицы сложения одноразрядных чисел в коде Фибо- ²⁵ начни.

+ 0 =0 + 0 =1 + 0 =1 + 1 = 111 ³⁰

В указанном алгоритме сложения сигнал переноса из β -го разряда в ( 6-1)-й разряд сразу же помещается в ( 8-1-)й разряд промежуточной суммы, а сигнал переноса в (£ -2)-й разряд является запом- ³⁵ ненным сигналом в (^-2)-м разряде.

Таким образом, в процессе сложения в каждом разряде ( 6-м) анализируются четыре сигнала: сигналы в & -м разря- ₄₀ де слагаемых и сигналы переноса из ( £+1)-го и ( 6+2)-го разрядов в С-й разряд. При этом одновременно выполняется четыре операции:

а) операция образования сигнала про- ₄₅ межуточной суммы. Сигнал промежуточной суммы в £ —м разряде принимается равном 1, если равен 1 хотя бы один из сигналов в 0-м разряде слагаемых или сигнал переноса из (·£+1)-γο разряда, и нулю в противном случае;

б) операция образования сигнала переноса· из 6-го разряда. Сигнал переноса из £-го разряда принимается равным 1, если равны 1 одновременно оба сигнала ₅₅ в 6-м разряде слагаемых;

в) операция образования запомненного сигнала в 6-м разряде. Запомненный сигнал в 6 ~м разряде совпадает с сиг налом переноса из ( 6 +2)-го разряда. Операция образования запомненных сигналов по существу совпадает с операцией образования переносов;

г) операция контроля сложения. Сигнал контроля сложения в ί -м разряде равен 1, если одновременно равны 1 сигналы переносов из ( 6+1)-го и ( 0+2)-го разрядов.

2. Промежуточная сумма приводится к нормальной форме и над нормальным кодом Фибоначчи промежуточной суммы и комбинацией запомненных сигналов выполняют π. 1, 2 алгоритма до образования нулевой комбинации запомненных сигналов.

Пример 1. Сложить два числа 46 и 41 в 1 - коде Фибоначчи.

1. Представление чисел 46 и 41 в нормальных 1 - кодах Фибоначчи:

1) 34	21	13	8	5	3	2	1	1
46=1	0	0	1	0	1	0	1	0
41=1	.0 .	0	0	1	0	1	0	0
2. В ыпопнение п.	1	алгоритма:
2) 10	0 1	0 1	0	1 0
+
1 0	0 0	1 0	1	0 0
1 1	0 1	1 1	1	1 0

Так как двух единичных переносов одновременно в один разряд не произошло, то по π. 1 алгоритма выполнен правильно.

3. Выполнение п. 2 алгоритма (нормализация промежуточной суммы):

3) t ПР И Н ю 1001001110 100101 0 010 4) 1001010010
00 0100 0 01	0
1	0	0	1	1	1 1	0	0	1	0
5) 1	0	?	1	1	1	0	0	1	0
1	0	1	о	Т)	1	0	0	1	0
б)+ 1	0	1	0	0	1	0	0	1	0
0	0	0	0	0	1	0	0	0	0
1	0	1	0	0	1	1	0 1	1	1
7) 1	0	1	0	ΰ 1	1	0	1	0
1	0	1	0	1	0	0	0	1	0
8) + 1	0	1	0	1	0	0	0	1	0
0	0	0	0	0	0	0	1	0	0
1	0	1	0	1	0	0	1	1	0

9)

- результат СЛО'жения закончено

JO

Сложное

Сокращение времени сложения и повышение быстродействия сумматора, а также повышение контролирующей способности сумматора могут быть достигнуты, если дополнительно к известным операциям образования промежуточной суммы в £-м разряде и образования переноса из £-го в ( £-1)-й и ( £-2)- разряды ввести операцию образования сигнала промежуточной сверхсуммы в £ -м разряде, операцию образования сверхпереноса из £-го в ( Е — 1)— й и ( £-2)—й разряды, операцию образования запомненного сигнала и операцию образования сигнала контроля сложения,

В предлагаемом сумматоре кодов Фибоначчи в каждом разряде ( £-м) анализируются семь сигналов:сигналы в £-м разряде слагаемых,сигналы переносов из(/+1 )+гп и ( £?+2) -го разрядов в £-й разряд, сиг*·' налы сверхпереносов из ( £+1)-го и ( £ + +2)—го разрядов в Е-й разряд и сигнал промежуточной сверхсуммы из ( £-1)-го разряда; при этом в каждом разряде выполняются одновременно шесть операций:

а) операция образования сигнала промежуточной суммы в £ —м разряде, которая совпадает с аналогичной операцией в известном способе и состоит в следующем: сигнал промежуточной суммы принимают равным 1, если равен 1 хотя бы один из сигналов в £ —м разряде слагаемых, или сигнал переноса из К -го разряда, и нулю в противном случае;

б) операция образования переноса из ( 6+1)-го в ( £-1)-й и ( Е -2)-й разряды, которая совпадает с аналогичной операцией в известном способе и состоит в следующем: сигнал переноса из £ -го разряда принимают равным 1, если равны 1 одновременно оба сигнала в £ —м разряде слагаемых, и нулю в противном случае;

в) операция образования сигнала промежуточной сверхсуммы в В -м разряде; сигнал промежуточной сверхсуммы принимают равным 1, если равен 1 хотя бы один из следующих сигналов: сигнал промежуточной суммы в 6 —м разряде, сиг- ₅₅ нал переноса из ( Е+2)-го разряда, сигнал сверхпереноса из ( С+1)-го либо из ( Z +2) -го разряда, и нулю в противном случае;

сигнала сверхв ( £-1)-й сверхперено—

г) операция образования переноса из £ -го разряда и ( С-2)-й разряды: сигнал саиз 6 -го разряда принимают равным 1, если равен нулю сигнал промежуточной суммы в ( £-1)-м разряде и одновременно равен единице хотя бы один из сигналов переноса или сверхпереноса из ( 6+2)-го разряда в £ -й разряд, и нулю в противном случае;

д) операция образования запомненного сигнала в £-м разряде: запомненный сигнал в В— м разряде принимают равным 1; если одновременно равны 1 следующие сигналы: сигнал промежуточной суммы в ( &-1)-м разряде, хотя бы один из сигналов в С —м разряде слагаемых и хотя бы один из сигналов переноса и сверхпереноса из £ +2-го разряда и нулю в противном случае;

е) операция образования сигнала конт— роля; сигнал контроля принимают равным 1 (сигнал ошибки), если равен 1 сигнал переноса из ( £+1)-го разряда и одновре- . менно равен 1 хотя бы один из следующих сигналов: сигнал в 8-м разряде первого слагаемого, сигнал в £ —м разряде второго слагаемого, сигнал переноса из ( ¢+2)-го разряда, сигнал сверхпереноса из ( £+1)-го разряда, сигнал сверхпереноса из ( Е+2)-го разряда, вен 1 сигнал сверхпереноса из разряда и одновременно равен 1 хотя бы один из следующих сигналов: сигнал переноса из 6 -го разряда, сигнал промежуточной суммы в ( £-1)—м разряде, запомненный сигнал в В —м разряде,

С учетом введенных операций образование промежуточной сверхсуммы и запомненных либо ра£ -го сигналов приведены в примере 2 и м е р 2. Образовать промежусверхсумму и запомненные сигнасложении следующих 1-коцов ФиΠ Р точную лы при боначчи:

12	11	10	9	8	7	6 5	4 3 2 1	0 - но-
						мера	разрядов
1	0	1	0	1	0	0 0	10 10	0
50 1	0	1	0	1	0	1 0	10 0 0	0

из соответствующих сигналы переносов разрядов

1111 .11

О 1 О О - промежуточная сумма сигналы переносов из ( € +2)—го разряда.

Так как сигналы промежуточной суммы в 9-м и 7-м разрядах равны 1 и одновременно равны 1 сигналы в 10-м и 8—м разрядах промежуточной суммы, то в 10-м и 8-м разрядах образуют зап ом- 5 ненные сигналы.

Так как сигнал промежуточной суммы .в 5-м разряде равен нулю, то это приводит к образованию сигнала сверхпереноса из 6-го разряда, а затем из 4-го и 2-го ¹⁰

разрядов:
111111 1 1	10 10 10 0 L_L_lCLldLl сигналы сверхпереносов	15

В результате образуется следующая промежуточная сверхсумма и запомненные сигналы:

1111111111111 - проме—

1 жуточная сверхсумма ²⁰ запомненные сигналы

Если равен 1 сигнал переноса из ( 6+ +1)-го разряда, то это означает, что в ²⁵ (В +1)-м разряде слагаемых имеются единичные сигналы, отсюда вытекает, что в ( С+2)-м и 6-м разрядах слагаемых заведомо должны быть нули (свойство нормальной формы кодов Фибоначчи), т.е. 3θ имеет место следующая ситуация:

8+2	8+1	е
0	1	0
0	1	0 45
перенос	из (8^+1)	1-го разряда»

Следовательно, при единичном сигнале переноса из ( 6+1)-го разряда сигналы в

8-м разряде слагаемых должны быть нулевыми (первое контрольное соотношение). ₄₀ Должен быть нулевым также сигнал переноса из (8+2)-го разряда (второе контрольное соотношение). Далее, сигнал переноса из ( &+1)-го разряда приводит к появлению единичного сигнала в 8 -м раз- ₄₅ ряде промежуточной суммы, что автоматически исключает появление сигнала сверхпереноса из ( 8+1)-го разряда (третье контрольное соотношение). Единичный сигнал сверхпереноса из (8+2)-го разряда ₅₀ также не может появиться, так как равен 1 сигнал в ( 6+1)-м разряде яромежуточной суммы (четвертое кбнтрольное соотношение).

Если равен 1 сигнал сверхпереноса ₅₅ из 6-го разряда, то исключает появление единичного сигнала промежуточной суммы в ( €-1)-м разряде (пятое контрольное соотношение), а также запомненного сиг нала в 6-м разряде, который может появиться только при единичном сигнале промежуточной суммы в ( 8-1)-м разряде (шестое контрольное соотношение)^ и, наконец, появление единичного сигнала переноса из в —го разряда, который сразу же вызывает появление единичного сигнала промежуточной суммы в ( 6-1 )-м разряде и запрет сигнала сверхпереноса из 8-го разряда (седьмое контрольное соотношение).

Таким образом, вместо одного контрольного соотношения в известном сумматоре кодов Фибоначчи в данном сумматоре введено 7 контрольных соотношений, которые и приводят к достижению второй цели изобретения - повышению контролирующей способности сумматора.

Известная операция нормализации кода Фибоначчи не учитывает запомненные

сигналы	и СОСТОИТ,	например	в	следующем:
А 1	1 0	1	1	1	0	1	1	0	1	1	1	0
	—I	1	1			1	1		i
1 0	01	0	0	1	1	0	0	1	0	0	1	0
				JL
1 0	0 1	0	1	0	0	0	0	1	0	0	1	0

В сумматоре кодов Фибоначчи операция нормализации ведется с>-учетом значений запомненных сигналов в соответствующих разрядах и состоит в следующем: если в процессе нормализации возникает необходимость замены нуля в 8-м разряде и единиц в ( 6-1)-м и ( 8-2)-м разряде своими отрицаниями, а запомненный сигнал либо в ( 6-1’)-м, либо в ( 8-2)-м разряде равен 1, то в процессе нормализации единицу сохраняют в разряде с единичным запомненным сигналом, а запомненный единичный сигнал заменяют на нулевой.

Проведем нормализацию промежуточной сверхсуммы и запомненных сигналов в рассмотренном выше примере.

1

1) 1111111111111 -U—i _{х ±}

2) 10011111111111 t___1____I

3) 10010111111111 . 1—1——!

4)	1 0	0 1	1	1 0 t.	1 L	1 -J	1	1	1	1	1
5)	1	0	1	0	0	1	1	0	0	1	1	1	1	1
				t—	L	_1		-t	-J-	1
6)	1	0	1	0	1	0	0	0	0	1	0	1	1	1

t___1......1

7) 101 0 1000101001

8) 10 1 01000101010- резульлат сложения

Работа сумматора кодов Фибоначчи протекает следующим образом.

Сигналы на входах слагаемых 1 и 2 появляются одновременно с сигналом на входе 7 начала сложения. При этом начинается процесс формирования сигнала в многоразрядном полусумматоре 3 (как будет показано ниже, сигнал переноса в полусумматоре распространяется от старших разрядов к младшим). Блок 8 перезаписи информации представляет собой линию задержки с отводами в каждом разряде. Сигнал в блоке 8 перезаписи информации также распространяется от старших разрядов к. младшим, и, начиная со стар— ших разрядов, последовательно переписывает информацию с полусумматора 3 в нормализатор 12. Сигнал в нормализаторе 12 распространяется в направлении от младших разрядов к старшим. Поэтому 25 нормализация старших разрядов начинается раньше, чем закончился переходной процесс в полусумматоре 3. За счет параллельной организации работы полусумматора 3 и нормализатора 12 удается в ₃₀ среднем повысить быстродействие сумматора. Появление сигнала на выходе 11 свидетельствует об окончании процесса перезаписи информации. Если хотя бы на одном из выходов 6 или 15 появляется ₃₅ сигнал ошибки, то через элемент ИЛИ 16 он поступает на контрольный выход 17 сумматора. После появления сигнала на выходе 11 и. после окончания переходного процесса в нормализаторе 12 на выходе ₄₀ 14 появляется сигнал окончания сложения, разрешающий считывание информации с сумматора. Наличие сигнала окончания сложения также приводит к повышению в среднем быстродействия сумматора. ₄₅

Работу многоразрядного полусумматора удобнее объяснить, если ввести как бы два этапа обработки информации в одноразрядном полусумматоре; этап образования промежуточной суммы (выход 31) и ₅₀ переноса (выход 23) и этап образования промежуточной сверхсуммы (выход 19), сверхпереноса (выход 22) и запомненного сигнала в 8-м разряде (выход 20).

На первом этапе сигналы могут появ- 55 пяться только на входах 26, 27, 28 и 29. Если хотя бы на одном из входов 26, 27 и 29 появляется единичный сигнал, то через элементы ИЛИ 35—34 это приво дит к появлению сигнала на выходе 31, а через элемент ИЛИ 44 - на выходе 19. Если единичный сигнал появляется на входе 28, то через элементы ИЛИ 36 и 44 это приводит к появлению сигнала на выходе 19. Если на входах 27 и 26 одновременно появляются единичные сигналы, то через элемент И 37 это приводит к появлению сигнала на выходе 23.

Первый этап обработки информации в полусумматоре хорошо, контролируется. При сложении нормальных 1-кодов Фибоначчи из 16 кодовых комбинаций на входах 26, 27, 28 и 29 семь кодовых комбинаций являются запрещенными, а именно:

28	26	27	29	- входы
0	0	0	0.
0	0	0	1
0	0	1	0
0	О	1	1	-	запрет
0	• 1	0	1	-	запрет
0	1	1	0
0	1	1	д	-	запрет
1	0	0	0
1	0	0	1	-	запрет
1	0	1	0
1	0	1	1	-	запрет
1	1	0	0
1	1	0	1	-	запрет
1	1	1	0
1	1	1	1	-	запрет
Появление	единичного	сигнала переноса

из (П+1)-го разряда (вход 29) означает, что в ( 8+1)-м разряде слагаемых находятся единицы и, следовательно, в (-8+2)-м и Е-м разрядах слагаемых за-

ведомо	должны быть	нули:
6+2	8+1	е
.....0	1	0
....0	1	0....
	^перенос

Следовательно наличие переноса из (€+1)-го разряда и наличие хотя бы одной единицы на входах 26, 27 и 28 является признаком ошибки.

В схеме одноразрядного полусумматора 18 эта идея контроля полусумматора на первом этапе обработки информации реализуется следующим образом. Если на входе 29 появляется нелиничный сигнал и одновременно хотя бы на одном из входов 26, 27 и 28 появляется единичный сигнал, то через элементы ИЛИ 35 и 36 и ₅ далее через элемент ИЛИ 40, элемент И 45 и элемент ИЛИ 46 это приводит к появлению единичного сигнала на выходе

21.

Этап образования промежуточной сверх-1 о суммы (выход 19), сигнала сверхпереноса (выход 22) и запомненного сигнала в £-м разряде (выход 20) начинается после появления сигналов на входах 24, 25 и 30. Заметим, что единичный сигнал 15 сверхпереноса из (8+1)-Го разряда на входе 24 может появиться только в том случае, если равен нулю сигнал промежу точной суммы в 6 —м разряде (выход 31). Единичный сигнал на входе 24 че- 20 рез элемент ИЛИ 44 приводит к появлению единицы на выходе 19 (сигнал промежуточной сверхсуммы). Единичный сигнал на входе 25 через элемент ИЛИ 36 и 44 также приводит к появлению едини- 25 цы на выходе 19.

Единичный сигнал на выходе 22 (сигнал сверхпереноса или 6 -го разряда) по выходе 23, либо на входе 30, либо на выходе 20, (пути прохождения сигналов: элемент ИЛИ 41, элемент И 47, элемент ИЛИ 46);

3) если единичные сигналы одновременно присутствуют на входе 32 и выходе 20 (пути прохождения сигналов: элемент И 48, элемент ИЛИ 46).

Время задержки Т элемента 60 задержки 49 блока перезаписи информации 8 выбирается из следующих: соображений. Наиболее неблагоприятная (с точки зрения времени распространения сигнала в сумматоре) ситуация возникает при сложении следующих 1—кодов Фибоначчи:

+ 1	0 10 1	0 10	1	0
1	0 0 0 0	ООО	0	0
При	сложении	таких	И	-разрядных ко-

дов Фибоначчи вначале от старшего ( И -J^-го. разряда формируется сигнал пе-

реноса из разряды:		и-	1“	го	в	и	- 2-й и h -3-й
+ 1 0 1	0	1	0	1	0	1	0
10 0	0	0	0	0	0	0	0
111	0	1	0	1	0	1	0

является при следующих условиях: сигнал на входе 30 должен быть нулевым, что через элемент НЕ 38 приводит к появлению разрешающего (единичного сигнала) на одном из входов элемента И 43; хотя бы на одном из входов 27, 26 и одновременно хотя бы на одном из входов 25, 28 должны быть единичные сигналы что приводит к появлению единичных сигналов на выходах элементов ИЛИ 35 и 36, элемента И 39, ив конечном итоге, на выходе элемента И 43 и выходе 22.

Если же появляется единичный сигнал на выходе элемента И 38 и одновременно на входе 30, то в этом случае через элемент И 42 формируется единичный сигнал на выходе 20 (запомненный сигнал).

Единичный сигнал на выходе 21 (сигнал ошибки)· будет появляться при следующих комбинациях входных сигналов:

1) если единичный сигнал присутству ет на входе 29 и одновременно хотя бы на одном из входов 24, 25, 26, 27 и 28 (пути прохождения сигналов: элемент ИЛИ 35, либо элемент ИЛИ 36, элемент ИЛИ 40, элемент И 45, элемент ИЛИ 46);

2) если единичный сигнал присутствует на выходе 22 и одновременно либо на а затем формируется сигнал сверхпереноса из И -3-го в И -4 и И -5-й разряды, из И-5-го — в И-6-й и И-7-й разряды и т.д,, т.е, процесс распространения сигнала в полусумматоре 3 протека55 ет следующим образом:

₊- 1110101010

Г* Г ΓΤΤΤΊΓο'ΊΓο’ ⁺

LJU.1 ₄₅ 111 ΓΥΤΊΤΤο

1—±>1

ТТ ϊ Ί 11 ГТТЧ илэд (Стрелками показаны единичные сигналы переноса и сверхпереноса в сумматоре).

При возникновении сигнала переноса или сверхпереноса из £ —го разряда в двух соседних разрядах полусумматора 3 ₅₅ одновременно начинается формирование выходных сигналов. Обозначим через Τ' время задержки сигнала в элементе И либо в элементе ИЛИ. Анализ схемы одноразрядного полусумматора 18 показывает, что наиболее длительными являются процессы формирования либо сигнала сверхпереноса, (цепь прохождения сигнала: элементы ИЛИ 36, И 39, И 43), либо запомненного сигнала (цепь прохождения сигнала: ₅ элементы ИЛИ 36, И 39, И 43), либо запомненного сигнала (цепь прохождения сигнала: элементы ИЛИ 36, И 39, И 42), либо сигнала промежуточной сверхсуммы (цепь прохождения сигнала; элементы ИЛИ 35, 10

ИЛИ 34, ИЛИ 44). Время формирования каждого из этих сигналов равно 3 А

Таким образом, при возникновении сигнала сверхпереноса из С-го разряда время формирования всех выходных сигна- ¹⁵ лов в двух соседних полусумматорах не Превышает ЗТ..

Выберем время задержки Т - Ъ'С и рассмотрим работу схемы блока 8 перезаписи информации. В момент начала сложе— ²⁰ ния на входе 7 и на всех входах 1 и 2 слагаемых полусумматора 3 одновременно появляются соответствующие сигналы. Рассмотрим различные разрешенные комбинации входных сигналов на входах 1 и 2 ²⁵

И -1-го и И-2-го полусумматоров. Та-

к их	комбинаций девять;1
П-1	П-2	И-1	И -2	η -1 И—2
1)	0	0	2)	0	0	3)	0	0 30
	0	0		0	1		1	0
4)	0	1	5)	1	0	6)	0	1
	0	0		0	0		0	1 35
7)	1	0	8)	1	0	9)	0	1
	0	1		1	0		1	0

Нетрудно проследить, что в любой ситуации выходные сигналы И -1-го и h - до -2—го полусумматора формируются за время 3/7 . Через время 317 появляется сигнал на выходе элемента задержки 60. Этот сигнал через элементы И 61-64 приводит к записи информации в два стар- 45 ших разряда нормализатора 12 и с этого момента начинается процесс нормализации результата, сложения. Сигнал на выходе задержки 60 старшего разряда при водит к запуску элемента задержки следу-50 ющей ячейки 49 и т.д. Через З'т'С, где

П1- число ячеек 49 в блоке 8 перезаписи информации сигнал появляется на выходе 11, что свидетельствует об окончании первого этапа сложения. Так как ίпри четном V] ;

h+4 _u .

-75- при нечетном η ;

то время, затрачиваемое на выполнение первого этапа сложения, равно при четном И

1,ЕГ(И-1)&ри нечетном Д,*

В схеме ячейки 65 нормализатора 12 И 77 и 79, ИЛИ 78 и триггеры 66 и 71 осуществляют операцию нормализации, а элемент И 80 выполняет контрольные функции. Из рассмотренного выше метода сложения вытекает, что единичный запомненный сигнал в 6-м разряде сумматора поступающий на вход $6, может появиться только вместе с единичным сигналом в ί —м разряде промежуточной сверхсум— мы, поступающий на вход 85 (первое контрольное соотношение). Если в результате помех или отказов в схеме окажется, что на нулевом выходе 75 триггера 71 и единичном выходе 70 триггера 66 появляются единичные сигналы, то это приводит к появлению единичного сигнала на выходе элемента И 80 и на контрольном выходе 89 ячейки 65 6-го разряда.

Если на входы 85 двух соседних ячеек 65 (£-й и(Е-1)-1)-й нормализатора 12 поступают единичные сигналы, на входы 86 этих ячеек — нулевые сигналы и на вход 85 ячейки 65 6 +1~го разряда — нулевой сигнал, то это приводит к тому, что на все входы элемента И 79 В -й ячейки 65 поступают единичные сигналы и на; его выходе появляется единичный сигнал, который, пройдя через элементы ИЛИ 78 и И 77 на нулевой вход 74 триггера 71 Е-й ячейки 65, а также через выход 88 Е-й ячейки 65, вход 87 ( Е-1)-й ячейки 65, элемент ИЛИ 78 и элемент И 77 на нулевой вход 74 триггера 71 ( Е-1)-й ячейки 65, приводит к сбросу триггеров 66 и 71 этих ячеек 65 в нулевое положение. Это приводит к тому, что на выходе элемента И 79 Е-й ячейки 65 происходит формирование заднего фронта импульса (переход 1 О), что через выход 88 Е-Й ячейки 65 и вход 84 ( Е+1)-й ячейки 65 приводит к записи 1 в триггер 71 (Е+1)-й ячейки 65.

Предположим, что на вход .86 одной из ячеек 65 ( Е-1)-й или (В-й) поступает единичный сигнал (два сигнала одновременно поступать не могут). Пусть, например, единичный сигнал поступает на вход 86 Е — й ячейки 65. В этом случае элемент И 77 Е —й ячейки 65 закрыт и сигнал с выхода элемента ИЛИ 79 6 -й ячейки проходит на вход триггера 71 Е-й ячейки 65_; и, следовательно, триггер 71 остается в единичном состоянии, но этот же сигнал сбрасывает триггер 66 в нулевое состояние. После сброса сигналом с выхода элемент И 79 Е-й ячейки 65 ₅ триггера 71 ( С-1)-й ячейки 65 в нулевое состояние задний фронт импульса I выхода элемента И 79 Е-й ячейки 65 записывает 1 в триггер 71 ( 6+1)-й ячей· ки 65, и, если в триггере 71 (В +2}-й <0 ячейки 65 записан 'О', то создаются условия для свертки В-го и ( В+1)-го разрядов в (в +2)-й разряд и т.д.

Быстродействие сумматора может быть оценено следующим образом. Процесс ело- 15 жения состоит из Двух совмещенных во времени этапов:

1) этап формирования сигналов на выходах многоразрядного полусумматора; длительность этого этапа: ²⁰

Пройти через схему If 79, схему ИЗ Л 78, схему И 77 и триггер 71, т.е. время одной свертки равно 77^, х 477, где считается время задержки в триггере равно времени задержки в схеме И или схеме ИЛИ.

Тогда в наиболее неблагоприятной ситуации ίΟΐ-Ό'Γ при четном

Т₂ = ^ПРИ нечетном И ,

Максимальное время сложения равно

Г

Σ~ (3,5()1-2177 при четном п,.

(3,5^1-4) V- при нечетном/!,

Минимальное время сложения (77^=0)

-/.б’н'С'при четном и;

1,5(ц-1)Фпри нечетном И}

2) этап нормализации, который начинается спустя ЗТ после первого этапа и может продолжаться после окончания первого этапа некоторое время TTg *

Так как время постоянно и не за- ₃₀ висит от комбинации слагаемых 1-кодов Фибоначчи, то наиболее неблагоприятной комбинацией выходных сигналов суммато ра является такая, когда запомненные сигналы во всех разрядах равны О, а ком- ₃₅ бинация сигналов промежуточной сверх суммы имеет вид:'

10 10 10 10 11

В этом случае процесс нормализации начинается только после записи значений двух · до младших разрядов в нормализаторе:

0	1 0	1	0	1 Ъ	10 1	1 —J ·
0	1	0	1	0	1	г	1 I	1	0	0
0	1	0	1	0	1	1	0	0	0	0	45
				L·		-1
0	1	о	1	1	0	0	0	0	0	0
			L.
0	1	1	0	0	0	0	0	0	0	0
t	1
1	0	0	0	0	0	0	0	0	0	0	50

В рассмотренном примере переход от исходной совокупности сигналов к конечному результату осуществляется с помощью 5 сверток. В общем случае^ максимальное количество сверток равно —Ц^· при четном И и при нечетном И.~Анализ схем на фиг. о и 6 показывает, что для осуществления одной свертки сигнал должен

!4,5(п-Т)17 при четном и-ί,5(κ-2)17 при нечетном /г.

Сравнение предлагаемого сумматора кодов с известным показывает, что достигается выигрыш в быстродействии более чем на порядок.

Быстродействие классического двоичного сумматора может быть оценено следующей формулой:

77^,-тт, где Т — время задержки одноразрядного сумматора.

Анализ структур классических сумматоров показывает, что Т -З^т.е.

- З’ш77

Учитывая, что для представления одного и того же диапазона в 1-коде Фибоначчи требуется примерно в 1,4 раза большее число двоичных разрядов ( И=1,4), то в этом случае быстродействие сумматора находится в следующих пределах:

Т7₂ « С'2,1 44,9)^77, т.е. быстродействие данного сумматора соизмеримо с быстродействием классического двоичного сумматора.

Сравнение предлагаемого сумматора кодов с известным по критерию контролирующей способности показывает существенный выигрыш и по этому критерию, так как в многоразрядном полусумматоре реализуется семь контрольных соотношений, в то время как в известном сумматоре только одно контрольное соотношение.

Claims (3)

1. Изобретение относитс  к вычислительной технике и может быть использовано в арифметическом устройстве ЦВМ. Известны сумматоры кодов Фибоначчи, построенные на основе алгоритма сложени  кодов Фибоначчи р., 2J и з. Недостатком таких сумматоров  вл етс  большое количество 6 среднем циклов сложени , что приводит к снижению быстродействи  сумматора. Наиболее близким к предлагаемому  вл етс  сумматор кодов Фибоначчи, содержащий многоразр дный полусумматор, входы которого соединены со входами слагаемых сумматора и элемент ИЛИ, выход которого подключен к контрольному выходу сумматора r4J. Недостатком такого сумматора  вл ет- . с  большое количество в среднем циклов слсокени , что приводит к снижению быстродействи  сумматора, и невысока  КОНТРролирующа  способность сумматора, .так как в сумматоре провер етс  только одно контрольное соотношение. Цель изобретени  - повышение быстродействи  сумматора и повышение контролирующей способности сумматора. Дл  достижени  этой цели сумматор содержит нормализатор и блок перезаписи информации, входы которого соединены со входом начала сложени  и выходами промежуточной сверхсуммы и запомненных сигналов многоразр дного полусумматора, а выходы - со входами нормализатора, выходы нормализатора соединены с выходами результата сложени  сумматора, окончани  сложени  сумматора и первым входом элемента И ЛИ, второй вход которого подклк « чен к контрольному выходу мрогоразр дного полусумматора. Кроме этого многоразр дный полусумматор содержит П однотипных о норазр дг ных полусумматоров { Я - количество разр дов ) и элемент ИЛИ, выход которого подключен к контрольному выходу многоразр дного полусумматора, а входы - к контрольным выходам одноразр дных полусумматоров , входы слагаемых 6 -го од373 поразр дного полусумматора ( С 1, ..., П ) подключены ко входам 2 -го разр да многоразр дного полусумматора, выходы промежуточной с&amp;ерхсуммы и запомненного сигнала Е-го одноразр дного полусум матора подключены к выходам 6-го разр да промежуточной сверхсуммы и запомненного сигнала многоразр дногчэ полусумматора , выход запомненного сигнала 6-го одноразр дного полусумматора подключен ко входу запомненного сигнала ( g-l)-ro одноразр дного полусумматора, выход пер носа 6 -го одноразр дного полусумматора подключен ко входу переноса ( -1)-го и { С-2)-го одноразр дных полусумматоров , входы переноса 6-го одноразр дного полусумматора подключены к: выходам переноса (6+1)-го и ( К+2)го однораз™ р дных полусумматоров, выход сверхпереноса -го одноразр дного полусумматора подключен ко входам сверхпереноса ( Е-1)-го и ( С-2)-го одноразр дных полусумматоров , входы сверхпереноса -го одноразр дного полусумматора подключены к выходам сверхпереноса {6+1)-го и ( 6+2)го одноразр дных полусумматоров, выход промежуточной суммы -го одноразр дного полусумматора подключен ко входу промежуточной суммы ( Б+1)-го одноразр дного полусумматора, вход промежу точной суммы 6-го одноразр дного полусумматора подключен к выходу промежуточной суммы ( 6-1)-го одноразр дного по лусумматора, выходы переноса, сверхпереноса и промежуточной суммы первого одноразр дного полусумматора подключены ко входам элемента ИЛИ, При этом одноразр дный полусумматор состоит из элементов И, ИЛИ и НЕ, причем , вход элемента НЕ соединен со входом промежуточной суммы и первыми вхо .дами первого элемента И и nepsoiTi элемента ИЛИ, а выход - с первым входом второго элемента И, второй вход которого соединен со вторым входом первого элемента И и выходом третьего элемента И, а выход - с выходом сверхпереноса и первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, а выход - с входом второго элемента ИЛИ, выход -которого соединен с контрольным выxoacMvf , второй вход - с выходом п того элемента И, а третий вход - с выходом . шестого элемента И, первый вход лоторого соединен с выходом третьего элемен- та ИЛИ, а второй вход - со входом пер-энсхза ЕЗ ( 6+1)-гчэ разр да и первым вхо4 ДОМ четвертого элемента ИЛИ, выход которого соединен с выходом промежуточной суммы и первым входом п того элемента ИЛИ, а второй вход - с первым входом третьего элемента И, первым входом третьего элемента ИЛИ и выходом шестого элемента ИЛИ, первый вход которого соединен со входом первого слагаемого и первым входом седьмого элемента И, а второй вход - со входом второго слагаемого и вторым входом седьмого элемента И, выход которого соединен с выходом переноса и вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом первого элемента И, выходом запомненного и первым входом п того элемента И, второй вход которого соединен с входом запомненного сигнала, вход сверхпереноса из ( 6+1)-го разр да соединен со вторым входом третьего элемента ИЛИ и вторым входом п того элемента ИЛИ, выход которого соединен с выходом промежуточной сверхсуммы, а третий вход - со вторым входом третьего элемента И, третьим входом третьего элемента ИЛИ и выходом седьмого элемента ИЛИ, первый вход которого соединен со входом переноса из ( 6+2)-го разр да, а . второй вход со входом сверхпереноса из (0+2)-го разр да. Кроме roroj блок перезаписи информации состоит из однотипных  чеек по одной на два соседних разр да, начина  с младшего разр да, причем кажда   чейка содержит первый, второй, третий и четвертый Bxonbis соединенные с соответствующими вькодами промежуточной сверхсум- мы и запомненных сигналов соответствующих двух разр дов многоразр дного полусумматора , п тый вход, первый, второй, третий и четвертый выходы, соединенные с соответствуюшими входами промежуточной сверхсуммы и запомненных сигналов соответствующих двух разр дов нормализатора , п тый выход, который дл   чеек, за исключением младшей, соединен с п тым входом предыдущей  чейки, п тый выход младшей  чейки соединен с выходом блока, а п тый кход старшей  чейки соединен со входом .начала сложени  блока перезаписи информации, причем кажда   чейка блока перезаписи информации состоит из элементов И и элемента задержки , вход которого соединен с п тым входом  чейки, а выход - с п тым выходом 5гчейки - и с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соеди ены соответственно с первым, вторым, третьим и четвертым входами  чейки, а выходы со -ответственно с первым, вторым, третьим и четвертым выходами  чейки. Кроме того, нормализатор состоит из однотипных  чеек по числу разр дов, кажда  из которых содержит вход промежуточной сверхсуммы, вход запомненного сигнала, первый, второй, третий и четвертый входы св зи, информационный вы- ход, контрольный выход, первый и второй выходы св зи, кроме того нормализатор содержит первый и второй элементы ИЛИ, фильтр, посто нна  времени которого превышает врем  переходного процесса в нор мализатбре, триггер, элемент НЕ и элемент И, выход которого соединен с выходом конца сложени  нормализатора, первый вход - с единичным выходом триггера , второй вход - с выходом элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ и входом фильтра, выход которого соединен с первым входом второго элемента ИЛИ, другие входы которого соединены соответственно с контрольными выходами  чеек нормализатора, единичный вход трнгтера соединен с входом нормализатора, входы первого элемен та ИЛИ соединены с соответствующими вторыми вьгходами св зи всех  чеек нормализатора , информационные выходы всех  чеек нормализатора соединены с выходом результата сложени  сумматора, второй выход св зи  чейки в-го разр да соеди - нен с четвертым входом св зи  чейки ( Е -1} -го разр да и третьим входом св зи  чейки (В+1)-го разр да, первый вход св зи 5гчейки 6 -го разр да соединен с информационным выходом  чейки ( 6-1)-го разр да, второй вход  чейки -го разр да соединен с первым выходом св зи  чейки (В+1)-го разр да, причем кажда   чейка нормализатора содержит элемент ИЛИ, первый, второй и третий элементы И, первый триггер и второй триггер, счетный вход которого соединен с третьим входом св зи, единичный вход - со входом промежуточной сверхсуммы, нулевой вход - с выходом первого элемента И  чейки нормализатора, единичный выход - с информационным выходом  чейки нормализатора и первым входом второго элемента И  чейки нормализатора, нулевой выход - с первым выходом св зи  чейки нормализатора и первым входом третьего элемента И  чейки нормализатора, второй вход второго элемента И  чейки нормали затора соединен с первым входом св зи чейки нормализатора, третий вход - с вторым входом св зи  чейки нормализатора , а выход - со вторым выходом св зи и первым входом элемента ИЛИ  чейки нормализатора, второй вход которого соединен с четвертым входом св зи  чеКи нормализатора, а выход - с первым входом первого элемента И и третьим входом первого триггера  чейки нормализатора , единичный вход которого соединен со входом запомненного сигнала, нулевой выход - со вторым входом первого элемента И  чейки нормализатора, а единичный выход - со вторым входом третьего элемента И  чейки нормализатора, выход которого соединен с контрольным выходом  чейки нормализатора. На фиг, 1 приведена структурна  схе- ма сумматора кодов Фибоначчи; на фиг, 2 - Схема многоразр дного полусумматора; на фиг. 3 - схема одноразр дного полусумматора на фиг. 4-схемаблока перезаписи информации; на фиг, 5 - схема  чейки блока перезаписи информации; на фиг. 6 - Схема нормализатора; на фиг, 7 - схема  чейки нормализатора. Сумматор кодов Фибоначчи содержит вход 1 первого слагаемого, вход 2 второго слагаемого, многоразр дный полусумматор 3, выход 4 промежуточной сверхсуммы , выход 5 запомненных сигналов, конт рольный выход 6 полусумматора 3, вход 7 начала сложени , блок 8 перезаписи информации , выход 9 промежуточной суммы ока 8 перезаписи информации, выход 10 запомненных сигналов блока 8 перезаписи информации, выход 11 сигнала окон чани  процесса перезаписи информации, нормализатор 12, выход 13 результата сложени , выход 14 окончани  сложени , контрольный выход 15 нормализатора 12, элемент ИЛИ 16, контрольный выход 17 сумматора. Входы многоразр дного полусумматора 3 соединены со входами 1 и 2 слагаемых, а выходы 4 промежуточной сверхсуммы и запомненных сигналов 5 подключены к входам 11 блока перезаписи информации, к которым также подключен вход 7 начала сложени . Выходы 9 промежуточной суммы и запомненных сигналов 10 и выход 11 сигнала окончани  процесса перезаписи информации блока 8 перезаписи информации подключены ко входам нормализатора 12, имеющем выходы 13 результата сложени , окончани  сложени  14 и контрольный выход 15. Контрольный выход 15 нормализатора 12 и контрольный выход 6 полусумматора 3 подклк 773 чены ко входам элемента ИЛИ 16, выход которого подключен к контрольному выходу сумматора 17. Многоразр дный полусумматор 3$ содержит П ( h - количество разр дов) одноразр дных сумматоров 18; .6 - ый из которьи имеет ( Е-1. .... М ) выход 19 . промежуточной сверхсуммы, выход 2О- заломненного сигнала,, контрольный выход 21, выход 22 сверхпереноса, выход 23 переноса, вход 24 сверхпереноса из g + + 1-го разр да, вход 25 сверхпереноса из ( б + 2)-го разр да, ЕОСОДЫ 26 и 27 слагаемых, вход 28 переноса из ( 8+2)-го разр да, вход 29 переноса из ( 6+1-)-го разр да, вход ЗО промежуточной суммы, выход 31 промежуточной суммы, вход 32 запомненного сигнала. Многоразр дный полусумматор 3 содержит кроме того элемент ИЛИ 33. При этом выходы 19 всех одноразр дных полусумматоров 18 соединены с соответствующими выходами 4 многоразр дного полусумматора 3; выходы 2О всех одноразр дных полусумматоров 18 соединены с соответствующими выходами 5 мно 1Х)разр дного полусумматора 3; входы 26 и 27 всех одноразр дных полусумматоров 18 соединены с соответствующими входами 1 и 2 многоразр дного полусумматора 3; контрольные выходы 21 всех одноразр дных полусумматоров 18, а также выходы 2 О, 22, 23 и 31 одноразр дного полусумматора 18 младшего разр да соединены со входами элемента ИЛИ 33, выход которого соединен с контрольным выходом 6 многоразр дного полусумматора 3; выход 22 одноразр дного полусумматора 18 6-го разр да соединен со входом 24 одноразр дного полусумматора 18 ( е-1)-го разр да и входом 28 одноразр дного полусумматора 18 ( 2-2)-го разр да; вход 30 одноразр дного полусумматора 18 6-го разр да соединен с выходом 31 одноразр дного полусумматора 18 ( &amp;-1)-го разр да; выход 2О одноразр дного полусумматора 18 6-го разр да соединен со входом 32 одноразр дного ( Е-1)-го разр да. Одноразр дный полусумматор 18, содержит элементы ИЛИ 34, 35 и 36, элемент И 37, элемент НЕ 38, элемент И 39, элементы ИЛИ 40 и 41, элементы И 42 и 43, элемент ИЛИ 44, элемент И 45, элемент ИЛИ 46, элементы И 47 и 48. При этом вход элемента НЕ 38 соедииен со входом ЗО промежуточной суммы 4 и первыми входами элементов ИЛИ 41 и 42, а выход - с первым входом элемента И 43, второй вход которого соединен со вторым входом элемента И 42 и выхо ° элемента И 39, а выход - с выходом 22 сверхпереноса и входом элемента ц 47, другой вход которого подключен к выходу элемента ИЛИ 41. Выход элемента И 47 подключен ко входу элемента ИЛИ 46, выход которого соединен с контрольным выходом 21, второй вход - с выходом элемента И 48, а третий вход с выходом элемента И 45, первый вход которого соединен с выходом элемента ИЛИ 40, а второй вход - со входом переноса из ( 6+1)-го р 1зр да 29 и первым входом элемента ИЛИ 34, выход которого соединен с выходом 31 промежуточной суммы и первым входом элемента ИЛИ 44, а второй вход - с первым входом элемента И 39, элемента ИЛИ 4О и выходом элемента ИЛИ 35. Входы элемента ИЛИ 35 соединен1з1 со входами 26 и 27 слагаемых, которые подключены так . входам элемента И 37, выход которого соединен с выходом 23 переноса и вторым входом элемента.ИЛИ 41, третий ход которого соединен с выходом элемента И 42, выходом 2 О запомненного сиг первым входом элемента И 48, второй вход которого соединен со входом запомненного сигнале 32. Вход сверхпереноса из (f+1)-го разр да 24 соединен со вторыми входами элементов ИЛИ Q 4, д элемента ИЛИ 44 подключен к выходу 19 промежуточной сверхсуммы, р соединен со вторым входом элемента И 39, тре.л.им входом элемен выходом элемента ИЛИ 36, первый вход которого соединен со входом 28 переноса из { б+2.)-го разр да, а второй вход - со входом 25 сверхпереноса из (б+2)-го разр да 25. Блок 8 перезаписи информации состоит из однотипных  чеек 49 кажда  из которых св зана с двум  разр дами многоразр дного полусумматора 3 и содержит входы 5О, 51, 52, 53 и 54, вьосоды 55, 56, 57,-58 и 59, элемент 60 задержки , элементы И 6-1, 62, 63 и 64. При этом входы 50, 51, 52 и 53 coeavr нены с соответствующими выходами 4 промежуточной сверхсуммы и запомненных сигналов 5 двух соседних разр дов многоразр дного полусумматора 3; выходы 55, 56, 57 и 58 соединены с выУ2Дами 9 промежуточной суммы и запом97 ценных скгнапов соответствующих разр дов блока перезаписи информации 8f выход 54 П-ой  чейки 49 блока 8 перезаписи информации соединен со входом 59 VI -1-ой  чейки 49j выход 54 младшей . чейки 49 соединен с выходом 11 сигнала окончани  процесса перезаписи информации, вход 59 старшей  чейки подключен ко входу 7 начала сложени . Вход элемента 60 задержки подкгаочен ко входу 59  чейки 49 а выход - к выходу 54  чейки 49 и ко входам элементов И 61j 62, 63 и 64, вторые входы которых подключены соответственно ко входам 51, 53, 5О и 52  чейки 49, а выходы - к выходам 57, 55, 58 и 56  чейки 49. Нормализатор 12 содержит Я однотипных  чеек 6 5j кажда  из которых Бключа ет первый триггер 66, с единичным и нулевым входами 67 и 68 и нулевым и единичным выходами 69 и 7О, второй триггер 71, с единичным входом 72, счетным входом 73 с запуском по заднему фронту нулевым входом 74, нулевым входом 75, единичным выходом 76, элемент И 77, элемент ИЛИ 78, элементы И 79 и 80; первый вход 81-св зи, второй вход 82 св  зи, первый выход 83 св зи, третий вход 84 св зи, вход 85 промежуточной сверх- 0 суммы, вход 86 запомненного сигнала, четвертый вход 87 св зи, второй вьосод 88 св зи, контрольный выход 89, информационный выход 90. Кроме того, нормализатор 12 содержит элемент ИЛИ 91, фильтр 92, посто нна  времени которого превышает врем  переходного процесса в нормализато- . ре 12, элемент ИЛИ 93, триггер 94, с единичным входом 95 и единичным 96, элемент И 97 и элемент НЕ 98. При этом в нормализаторе 12 второй выход 88 св зи  чейки 65 6 -го разр да соединен с четвертым входом 87 св зи  чейки 65 ( С-1)-го разр да, третьим входом св зи 84  чейки 65 ( 6+1)-го раар да и одним лз входов элемента ИЛИ 91; первый вход 81 св зи  чейки 65 f-ro разр да соединен с информационным выходом 9О  чейки 65 ( В-1)-го разр да; второй вход 82 св зи  чейки 65 6го разр да соединен с первым выходом 83 св зи  чейки 65 ( 6+1)-го разр да; вход 11 сигнала окончани  процесса перезаписи информации соедшен с единичным входом 95 триггера 94, единичныйвыход 96 которого соединен с одним из входов элемента И 97; выход элемента ИЛИ 91 4 Соединен со входом элемента НЕ 98, выход которого через элемент И 97 соединен с выходом 14 окончани  сложени . Выходы 88 всех  чеек нормализатора соединены через элемент ИЛИ В1 с фильтром 92 и далее через элемент ИЛИ 93 с контрольным выходом 15, Эта цепь соединений вьшопн ет контрольные функции в нормализаторе. После нормализации на всех выходах 88 должны быть нулевые сигналы. Единичные сигналы на этих выходах по вл ютс  кратковременно, пока идет переходной процесс в нормализаторе. Фильтр 92 не пропускает кратковременные сигналы на выходах 88 на контрольный выход 15. Если же на одном из выходов 88 по вл етс  устойчивый единичный сигнал , то это приводит к по влению сигнала на контрольном выходе 15, Выход элемента ИЛИ 91 соединен со входом элемента НЕ 98, а через элемент И 97 с выходом 14 окончани  сложени . Эта цепь соединений вместе с триггером 94 и- входом 11 играет следующую роль. До тех пор, пока длитс  переходной.процесс в нормализаторе, на вьосоде элемента ИЛИ 91 будет единетный сигнал, который через элемент НЕ 96 запрещает по вление единичного сигнала на выходе 14. Как только на входе 11 по вл етс  единичный сигнал (что свидетельствует об окончании первого этапа и перезаписи информации в нормализатор 12), он приводит к переходу триггера 94 в единичное состо ние и по влению разрешающего сигнала на соответствующем входе элемента И 97. После окончани  переходного процесса в нормализаторе на выходе 14 по вл етс  единичный сигнал. При устойчивом отказе нормализатора 12 на выходе 15 единичный (разрешающий) сигнал по витьс  не может. В каждой  чейке нормализатора 65 триггер 71 своим счетным входом 73 подключен к третьему входу 84 св зи, единичным входом 72 - ко входу 85 промежуточной сверхсуммы, нулевым входом 74 - к выходу элемента И 77. Единичный выход 76 триггера 71 подключен к инфopмaциoннo fy выходу 9О и к входу элемента И 79, а нулевой выход 75 - к первому выходу 83 св зи и входу э емента И 80, другой вход которохх) подключен к единичному выходу 70 триггера 66, а выход - к контрольному выходу 89. Второй и третий входы элемента И 79 цодключены соответственно к первом и второму входам 81 и 82 св зи, а выход ко второму выходу 88 св зи и входу элемента ИЛИ 78, другой вход которого соедш1ен с четвертым входом 87. св зи, а выход - со входом элемента И 77 и нулевым входом 68 триггера 66, единичный вход 67 которого соединен со входом 86 запомненного сигнала, а нулевой выход 69 - с другим входом элемента И 77. Существо алгоритма сложени  кодов Фибоначчи состоит в следующем. Слагаемые числа представл ютс  в ви де нормальных кодов Фибоначчи (в нормальном коде Фибоначчи две единицы под р д в коде не встречаютс ) и затем над нормальными кодами Фибоначчи осуществл ютс  следующие операции. 1. Образование промежуточной суммы переносов, запомненных сигналов и сигна лов контрол  сложени  в каждом разр де, Сигнал 6-го разр да промежуточной сум мы и сигналы перецрсов из -го разр да в ( Б-1)ь1й и ( 6-2)-и разр ды образуютс  на основе следующей таблицы сло жени  одноразр дных чисел в коде Фибоначчи . О + О О 0+ 0 1 1+ 0 1 1 + 1 111 В указанном алгоритме сложени  сигнал переноса из -го разр да в ( 6-1)-й разр д сразу же помещаетс  в ( Е-1-)й разр д промежуточной суммы, а сигнал переноса в ( 2 )-й разр д  вл етс  запомненным сигналом в (&amp;-2)-м разр де. Таким образом, в процессе сложени  в каждом разр де ( 6-м) анализируютс  четыре сигнала: сигналы в &amp; -м разр де слагаемых и сигналы переноса из ( +1)-го и ( 6+2)-го разр дов в 6 -и разр д. При этом одновременно вьшолн етс  четыре операции: а)операци  образовани  сигнала промежуточной суммы. Сиг-нал промежуточной суммы в -м разр де принимаетс  равном 1, если равен 1 хот  бы один из сигналов в 0-м разр де слагаемых или сигнал переноса из ()-го разр да, к нулю в противном случае; б)операцш образовани  сигнала пере носа, вз 6-го разр да. Сигнал переноса из -го разр да принимаетс  равным 1 если равны 1 одновременно оба сигнала в 2 -м разр де слагаемых; в)операци  образовани  запомненного сигнала в &amp; -м разр де. Запомненный сигнал в 6 -м разр де совпадает с си налом переноса из { К +2)-го разр да. Операци  образовани  запомненных сигналов по существу совпадает с операцией образовани  переносогц г) стераци  контрол  сложени . Сигнал контрол  сложени  в 6-м разр де равен 1, если одновременно равны 1 сигналы переносов из ( Е+1)-го и ( В+2)-го разр дов . 2. Пром.ежуточна  сумма приводитс  к нормальной форме и над нормальным кодом Фибоначчи промежуточной суммы и комбинацией запомненных сигналов выполн ют п. 1, 2 алгоритма до образовани  нулевой комбинации запомненных сигналов. Пример 1. Сложить два числа 46 и 41 в 1 - коде Фибоначчи. 1. Представление чисел 46 и 41 в нормальных 1 - кодах Фибоначчи; 1)34 21 13 8 5 3 2 1 1 О10101О .0.0010100 2,Выполнение п, 1 алгоритма: 2)1 О О 1 О 1 О 1 О lOOOlOlOO 11О11111 1 Так как двух единичных переносов одновременно в один разр д не произощло, то по п. 1 алгоритма выполнен правильно. 3. Выполнение п. 2 алгоритма (нормализаци  промежуточной суммы): 3) t ; I Q I I 1110 1ОО10О111О 1001010010 4) 10О1О10010 00 01000010 1001 1 1 о о 1 о 1 о 9 1 1. 10010 1 о 1 6 d 1 о о 1 о 1010010010 0000010000 1010011 7)1 о 1 о g J. 1 010 1 о 1 о 100 о 1 о 8) 1010100010 0000000100 1010100110 Сложное закончено Сокращение времени сложени  и повышение быстродействи  сумматора, а также повышение контролирующей способности сумматора мохут быть достигнуты, если дополнительно к известным операц№ м образовани  промежуточной суммы в -м разр де и образовани  переноса из 6-го в ( 6-1)-й и ( Б-2)- разр ды ввес ти операцию образовани  сигнала промежуточной сверхсуммы в Е.-М разр де, операцию образовани  сверхпереноса из К-го в { 6-1)-й и ( К-2)-й разр ды, опе рацию образовани  запомненного сигнала и операцию образовани  сигнала контрол  сложени , В предлагаемом сумматоре кодов Фибоначчи в каждом разр де ( 6-м) анализируютс  семь сигналов: сигналы в 6-м разр де слагаемых.сигналы переносов из(+1 )vrf и { +2;-го разр дов в разр д, налы сверхпереносов из { 6+1)-го и ( 6 + +2)-го разр дов в &amp;-й разр д и сигнал промежуточной сверхсуммы из ( 6-1)-го разр да; при этом в каждом разр де выполн ютс  одновременно шесть операций: а)операци  образовани  сигнала промежуточной суммы в 6 -м разр де, кото ра  совпадает с аналогичной операцией в известном способе и состоит в следующем: сигнал промежуточной суммы прини мают равным 1, если равен 1 хот  бы один из сигналов в &amp; -м разр де слагаемых , или сигнал переноса из Б -го разр да, и нулю в противном случае; б)операци  образовани  переноса из ( е+1)-го в ( е-1)-й и ( Е -2)-й разр ды , котора  совпадает с аналогичной опе рацией в известном способе и состоит в следующем: сигнал переноса из 6 -го разр да принимают равным 1, если равны 1 одновременно оба сигнала в 6 -м разр де слагаемых, и нулю в противном случае; в)операци  образовани  сигнала промежуточной сверхсуммы в В -м разр де сигнал промежуточной сверхсуммы принимают равным 1, если равен 1 хот  бы один из следующих сигналов: сигнал промежуточной суммы в 6-м разр де, сигнал переноса из ( 6+2)-го разр да, сиг нал сверхпереноса из { 6+1)-го либо из ( +2)-го разр да, и нулю в противном случае; 414 г) операци  образовани  сигнала сверхереноса из 6 -го разр да в ( 6-1)-й И { --2)-и разр ды: сигнал сверхпереноса из 6 -го разр да принимают равным 1, еоти равен нулю сигнал промежуточной суммы в { С-1)-м разр де и одновременно равен единице хот  бы один кз сигналов переноса или сверхпереноса из { 6+2)-го разр да в 6 -и разр д, и нулю в противном случае; ц) операци  образовани  запомненного сигнала в 6-м разр де: запомненный сигнал в &amp;-М разр де принимают равным 1; если одновременно равны 1 следующие сигналы: сигнал промежуточной суммы в ( )-м разр де, хот  бы один из СИРналов в 8 -м разр де слагаемых и хот  бы один из сигналов переноса и сверхпереноса из В +2-ГО разр да и нулю в противном случае; е) операци  образовани  сигнала конт рол ; сигнал контрол  принимают равным 1 (сигнал ошибки), если равен 1 сигнал переноса из ( Е+1)-го разр да и одновре- . мен но равен 1 хот  бы ОД1Ш из следующих сигналов: сигнал в 6 -м разр де первого слагаемого, сигнал в 6 -м разр де второго слагаемого, сигнал переноса из { 6+2)-го разр да, сигнал сверхпереноса из ( &amp;+1)-го разр да, сигнал сверхпереноса из ( Е+2)-го разр да, либо равен 1 сигнал сверхпереноса из С -го разр да и одновременно равен 1 хот  бы один из следующих сигналов: сигнал переноса из 6 -го разр да, сигнал промежуточной суммы в ( 6-1)-м разр де, запомненный сигнал в В -м разр де, С учетом введенных операций образование промежуточной сверхсуммы и запомненных сигналов приведены в примере 2. Пример 2. Образовать промежуточную сверхсумму и запомненные с 1гналы при сложении следующих 1-кодов Фибоначчи: 12 11 1О 9 8 7 6 5 4 3 2 1 О - номера разр дов 1 О 10100О1О100 1О 1О101010ООО сигналы переносов из соответствующих разр дов О 1 О 1 О О - проме1111 111 жуточна  сумма 1 сигналы переносов из ( € +2)-го разр да. 15732 Так как сигналы промежуточной сум мы в 9-м и 7-мразр дах равны 1 и одновременно равны 1 сигналы в 1О-м и 8-м разр дах промажугочной суммы, то в 1О-М и 8-м разр дах образуют запомненные сигналы. Так как сигнал промежуточной суммы .в 5-м разр де равен нулю, то это приводит к образованию сигнала сверхпереноса из 6-го разр да, а затем из 4-го и 2-го разр дов: 111111 1010100 3 I f tl t tit сигналы сверхпереносов В результате образуетс  следующа  проме жуточна  сверхсумма и запомненные сигналы: 11111- проме11111111 жуточна  сверхсумма запомненные сигналы Если равен 1 сигнал переноса из ( S+ +1)-го радр да, то это означает, что в (6 +1)-м разр де слагаемых имею.тс  ничные сигналы, отсюда вытекает, что в ( +2)-м и -м разр дах слагаемых 3)аведомо должны быть нули (свойство нормальной формы кодов Фибоначчи), т.е. имеет место следующа  ситуаци : е+2 в+1 „. о10 о1 о перенос из (6+1)-го разр да Следовательно, при единичном сигнале переноса из ( 6+1)-го разр да сигналы в 6-м разр де слагаемых должны быть нулевыми (первое контрольное соотношение) Должен быть нулевым также сигнал переноса из (6+2)-го разр да (второе контрольное соотношение). Далее, сигнал пере носа из ( &amp;+1)-го разр да приводит к по влению единичного сигнала в К -м раз- р де промежуточной суммы, что автомати чески исключает по вление сигнала сверхпереноса из ( 6+1)-го разр да (третье контрольное соотношение). Един1гчный сиг нал сверхпереноса из (+2)-го разр да также не может по витьс , так как равен 1 сигнал в ( 6+1 )-м разр де промежуточ нойСуммы (четвертое кбнтрольное соотношение ) Если равен 1 сигнал сверхпереноса из б-го разр да, то исключает по вление единичного сигнала промежуточной суммы в ( С-1)-м разр де (п тое контрольное слотношение), а также запомненного сигнала в 6-м разр де, который может по витьс  только при единичном сигнале промежуточной суммы в ( 6-1)-м разр де (шестое контрольное соотношение jj; и, наконец , по вление единичного сигнала переноса из 6 -го разр да, который сразу же вызывает по вление единичного сигнала промежуточной суммы в ( -1)-м разр де и запрет сигнала сверхпереноса из б-го разр да (седьмое контрольное соотношение ). Таким образом, вместо одного контрольного соотношени  в известном сумматоре кодов Фибоначчи в данном сумматоре введено 7 контрольных соотношений, которые и привод т к достижению второй цели изобретени  - повышению контролирующей способности сумматора. Известна  операци  нормализации кода Фибоначчи не учитывает запомненные сигналы и состоит, например в следующем: 1011101101110 О.1ОО110О10О10 100101ОО0010010 в сумматоре кодов Фибоначчи операци  нормализации ведетс  с -учетом значений запомненных сигналов в соответствующих разр дах и состоит в следующем: если в процессе нормализации возникает необходимость замены нул  в 6-м разр де и единиц в ( 6-1)-м и ( 6-2)-м разр де своими отрицани ми, а запомненный сигнал либо в ( 6-Г)-м, либо в ( -2)-м разр де равен 1, то в процессе нормализации единицу сохран ют в разр де с единичным запомненным сигналом, а запомненный единичный сигнал замен ют на нулевой . Проведем нормализацию промежуточной сверхсуммы и запомненных сигналов в рассмотренном выше примере. 1) 1 1 1111 J. 111 1О011111111111 10010111111111 10011101111111 1О1О0110О11111 1О101О0001О111 7) 101010 8) 101010 OOIOIOIOрезуль1ат сложени  Работа сумматора кодов Фибоначчи протекает следующим образом. Сигналы на входах слагаемых 1 и 2 по вл ютс  одновременно с сигналом на входе 7 начала сложени . При этом начинаетс  процесс формировани  сигнала в многоразр дном полусумматоре 3 (как будет показано ниже, сигнал переноса в полусумматоре распростран етс  от старших разр дов к младшим). Блок 8 перезаписи информации представл ет собой линию задержки с отводами в каждом разр де . Сигнал в блоке 8 перезаписи информации также распростран етс  от старших разр дов к. младшим, и, начина  со старших разр дов, последовательно переписывает информацию с полусумматора 3 в нормализатор 12. Сигнал в нормализаторе 12 распростран етс  в направлении от младших разр дов к старшим. Поэтому нормализаци  старших разр дов начинаетс  раньше, чем закончилс  переходной процесс в полусумматоре 3. За счет параллельной организации работы полусумматора 3 и нормализатора 12 удаетс  в среднем повысить быстродействие сумматора . По вление сигнала на выходе 11 свидетельствует об окончании процесса перезаписи информации. Если хот  бы на одном из выходов 6 или 15 по вл етс  сигнал ошибки, то через элемент ИЛИ 16 он поступает на контрольный выход 17 сумматора. После по влени  сигнала на выходе 11 и. после окончани  переходного процесса в нормализаторе 12 на выходе 14 по вл етс  сигнал окончани  сложени  разрешающий считывание информации с сумматора. Наличие сигнала окончани  сложени  также приводит к повышению в среднем быстродействи  сумматора. Работу многоразр дного полусумматор 3 удобнее объ снить, если ввести как бы два этапа обработки информации в одноразр дном полусумматоре: этап образовани  промежуточной суммы (выход 31) и переноса (выход 23) и этап образовани  промежуточной сверхсуммы (выход 3.9), сверхлереноса (выход 22) и запомненного сигнала в ,-м разр де (выход 2О). На первом этапе сигналы могут по вл тьс  только на входах 26, 27, 28 и 29. Если хот  бы на одном из входов 26 27 и 29 по вл етс  единичный сигнал, то через элементы ИЛИ 35-34 это пркво 7 64 дит к по влению сигнала на выходе 31, а через элемент ИЛИ 44 - на выходе 19. Если единичный сигнал по вл етс  на входе 28, то через элементы ИЛИ 36 и 44 это приводит к по влению сигнала на вы ходе 19. Если на входах 27 и 26 одновременно По вл ютс  единичные сигналы, то через элемент И 37 это приводит к по влению сигнала на выходе 23. Первый этап обработки информации в полусумматоре хорошО контролируетс . При сложении нормальных 1-кодов Фибоначчи из 16 кодовых комбинаций на входах 26, 27, 28 и 29 семь кодовых комбинаций  вл ютс  запрещенными, а именно: По вление единичного сигнала переноса из (П+1)-го разр да (вход 29) означает , что в ( 8+1)-м разр де слагаемых наход тс  единицы и, следовательно, в {iE+2)-м и Е-м разр дах слагаемых заведомо должны быть нули: е+2 е+1 -перенос Следовательно наличие переноса из (€+1)-го разр да и наличие хот  бы одной единицы на входах 26, 27 и 28  вл етс  признаком ошибки. В схеме одноразр дного полусумматора 18 эта иде  контрол  полусумматора на первом этапе обработки информации реализуетс  следующим образом. Если на входе 29 по вл етс  нелиничныйсигнал и одновременно хот  бы на одном из входов 26, 27 и 28 по вл етс  единичный сигнал , то через элементы ИЛИ 35 и 36 и далее через элемент ИЛИ 4О, элемент И 45 и элемент ИЛИ 46 это приводит к по влению единичного сигнала на выходе 21. Этап образовани  промежуточной сверх суммы (выход 19), сигнала сверхпереноса (выход 22) и запомненного сигнала в -м разр де (выход 20) начинаетс  пос ле по влени  сигналов на входах 24, 25 и 30. Заметим, что единичный сигнал сверхпереноса из (6+1)-го разр да на входе 24 может по витьс  только в том случае, если равен нулю сигнал промежу - точной суммы в 6-м разр де (выход 31). Единичный сигнал на входе 24 через элемент ИЛИ 44 приводит к по влению единицы на выходе 19 (сигнал промежуточной сверхсуммы). Единичный сигнал на входе 25 через элемент ИЛИ 36 и 44 также приводит к по влению единицы на выходе 19. Единичный сигнал на выходе 22 (сигнал сверхпереноса или 6 -го разр да) по  вл етс  при следующих услови х: сигнал на входе ЗО должен быть нулевым, что через элемент НЕ 38 приводит к по влению разрешающего (единичного сигнала) на одном из входов элемента И 43; хот  бы на одном из входов 27, 26 и одновременно хот  бы на одном из входов 25, 28 должны быть единичные сигналы что приводит к по влению единичных сигналов на выходах элементов ИЛИ 35 и 36, элемента И 39, ив конечном итоге, на выходе элемента И 43 и выходе 22. Если же по вл етс  единичный сигнал на выходе элемента И 38 и одновременно на входе 30, то в этом случае через элемент И 42 формируетс  единичный сигнал на выходе 20 (запомненный сигнал ). Единичный сигнал на выходе 21 (сигнал ощибки)- будет по вл тьс  при следующих комбинацией, входных сигналов: 1)если единичный сигнал присутству ет на входе 29 и одновременно хот  бы на одном из входов 24, 25, 26, 27 и 28 (пути прохождени  сигналов: элемент ИЛИ 35, либо элемент ИЛИ 36, элемент ИЛИ 40, элемент И 45, элемент ИЛИ 46)j2 )если единичный сигнал присутствует на выходе 22 и одновременно либо на выходе 23, либо на входе 30, либо на выходе 20, (пути прохождени  сигналов: элемент ИЛИ 41, элемент И 47, элемент ИЛИ 46); 3) если единичные сигналы одновременно присутствуют на входе 32 и выходе 20 (пути прохождени  сигналов: элемент И 48, элемент ИЛИ 46). Врем  задержки Т элемента 60 задержки 49 блока перезаписи информации 8 выбираетс  из следующие; соображеннй.Наиболее неблагопри тна  (с точки зрени  времени распространени  сигнала в сумматоре ) ситуаци  возникает при сложении следующих 1-кодов Фибоначчи: 1010101010 1ООО 000000 При сложении таких М -разр дных кодов Фибоначчи вначале от старшего ( . разр да формируетс  сигнал переноса из Я-1-го в п - 2-й и (1 -3-й разр ды: 10101О1О1 1ОООООООО 1 о 1 о 1 о а затем формируетс  сигнал сверхпереноса из П -3-го в П -4 и П разр дыэ из И-5-го - в Н-€)-й и разр ды и т.д., т„е. процесс распространени  сигнала в полусумматоре 3 протекает следующим образом: О 1 О 1 О 1 О ( Стрелками показаны единичные сигналы переноса и сверхпереноса в сумматоре). При возникновении сигнала переноса или сверхпереноса из 6-го разр да в двух соседних разр дах полусумматора 3 одновременно начинаетс  формирование выходных сигналов. Обозначим через Т врем  задержки сигнала в эпементе И либо в элементе ИЛИ. Анализ схемы одноразр дного полусумматора 18 показывает, что 217 наиболее длительными  вл ютс  процессы формировани  либо сигнала сверхпереноса, (цепь прохождени  сигнала: элементы ИЛИ 36, И 39, И 43), лиСо запомненного сигнала (цепь прохождени  сигнала: элементы ИЛИ 36, И 39, И 43), либо запомненного сигнапа (цепь нахождени  сигнала: элементы ИЛИ 36, И 39, И 42}, либо сигнала промежуточной сверхсуммы (цеп Прохождени  сигнала; элементы ИЛИ 35, ИЛИ 34, ИЛИ 44). Врем  формировани  каждого из этих сигналов равно 3 Таким образом, при возникновении сит нала сверхпереноса из 6-го разр да врем  формировани  всех выходных сигналов в двух соседних полусумматорах не тревышает ЗС-. Выберем врем  задержки Т - ЪС w рассмотрим работу схемы блока 8 перезаписи информации. В момент начала сложе- ки  на входе 7 и на всех входах 1 и 2 слагаемых полусумматора 3 одновременно по вл ютс  соответствующие сигналы. Рас смотрим различные разрешенные Комбинации входных сигналов на входах 1 и 2 И -1-го и П-2-ГО полусумматоров. Таких комбинаций дев ть; Нетрудно проследить, что в любой ситуации выходные сигналы Ц -1-го и И -2-го полусумматора формируютс  за вре м  . Через врем  ЗТ по вл етс  сигнал на выходе элемента задержки 6 О. Этбт сигнал через элементы И 61-64 приводит к записи информации в два старших разр да нормализатора 12 и с этого момента начинаетс  процесс нормализации результата, сложени . Сигнал на вы ходе задержки 60 старшего разр да приводит к запуску элемента задержки следу ющей  чейки 49 и т.д. Через ЗтС, где In - число  чеек 49 в блоке 8 перезаписи информации сигнал по вл етс  на выходе 11, что свидетельствует об окончании первого этапа сложени . Так как И - при четном f I - при нечетном h ; 64 то врем , затрачиваемое на выполноше первого этапа сложени , равно ( 1,5иС при четном h t -bwXi 1Дн-1)1лри нечетном h. В схеме  чейки 65 нормализатора 12 И 77 и 79, ИЛИ 78 и триггеры 66 и 71 осуществл ют операцию нормализации, а элемент И 80 выполн ет контрольные функции. Из рассмотренного выше метода сложени  вытекает, что единичный запомненный сигнал в 6-м разр де сумматора поступающий на вход 36, может по витьс  только вместе с единичным сигналом в 6-м разр де промежуточной сверхсуммы , поступающий на вход 85 (первое контрольное соотношение). Если в результате помех или отказов в схеме окажетс , что на нулевом выходе 75 триггера 71 и единичном выходе 7О триггера 66 по вл ютс  единичные сигналы, то это приводит к по влению единичного сигнала на выходе элемента И 80 и на контрольном выходе 89  чейки 65 Е.-ГО разр да. Если на входы 85 двух соседних  чеек 65 (6-й и(&amp;-1)-1)-й нормализатора 12 поступают единичные сигналы, на входы 86 этих  чеек - нулевые сигналы и на вход 85  чейки 65 6 разр данулевой сигнал, то это приводит к тому, что на все входы элемента И 79 В -и  чейки 65 поступают единичные сигналы и на; его выходе по вл етс  единичный сигнал, который, пройд  через элементы ИЛИ 78 и И 77 на нулевой вход 74 триггера 71 6-й  чейки 65, а также через выход 88 6-й  чейки 65, вход 87 ( 6-1 )-й  чейки 65, элемент ИЛИ 78 и элемент И 77 на нулевой вход 74 триггера 71 ( В-1)-й  чейки 65, приводит к сбросу триггеров 66 и 71 этих  чеек 65 в нулевое положение. Это приводит к тому, что на выходе элемента И 79 С -и  чейки 65 происходит формирование заднего фронта импульса (переход 1 - О), что через выход 88 6-И  чейки 65 и вход 84 ( 6+1)-и  чейки 65 приводит к записи 1 в триггер 71 (6+1)-и  чейки 65. Предположим, что на вход .86 одной из  чеек 65 ( 6-1 )-й или (6-й) поступает единичный сигнал (два сигнала одновременно поступать не могут). Пусть, например, единичный сигнал поступает на вход 86 8-и  чейки 65. В этом случае элемент И 77 6-й  чейки 65 закрыт и сигнал с выхода элемента ИЛИ 79 6-й  чейки 65 проходит на вход триггера 71 6-й 2373  чейки 65; и, следовательно, триггер 71 остаетс  в единичном состо нии, но этот же сигнал сбрасывает триггер 66 в нулевое состо ние. После сброса сигналом с выхода элемент И 79 6-й  чейки 65 триггера 71 ( 6-1)-й  чейки 65 в нупевое состо ние задний фронт импульса : выхода элемента И 79 6-  чейки 65 записывает 1 в триггер 71 {С+1)-й чей ки 65, и, если в триггере 71 6+2}-й  чейки 65 записан О, то создаютс  услови  дл  свертки 6-го и { В+1)-го раз р дов в (6 +2)-и разр д и т.д. Быстродействие сумматора может быть оценено следующим образом. Процесс еложени  состоит из двух совмещенных во времени этапов: 1) этап формировани  сигналов на выходах многоразр дного полусумматора; длительность этого этапа: ( -/ДиСпри четном и; J,5(ii-l)tnpH нечетном М , 2) этап нормализации, который начина етс  спуст  3t после первого этапа и может продолжатьс  после окончани  первого этапа нейоторсе врем  tTg Так как врем  V посто нно и не зависит от комбинации слагаемых 1-кодов Фибоначчи, то наиболее неблагопри тной комбинацией выходных сигналов сумматора  вл етс  така , когда запомненные сигналы во всех разр дах равны О, а ком бинаци  сигналов промежуточной сверхсуммы имеет вид; 01О10101011 в этом случае процесс нормализации нач наетс  только после записи значений двух младших разр дов в нормализаторе: 1 Ъ 1 11 1010 1 g 1 1 О О 1010 101011ОООО О11ОООООО 1 оооооооо оооооооо в рассмотренном примере переход от исходной совокупности сигналов к конечном результа.ту осуществл етс  с помошъю 5 сверток. В общем случае максимальное количество сверток равно -j при четно П и при нечетном Ц.Анализ схем на фиг. о и 6 показывает, что дл  осуществлени  одной свертки должен 4 Лройти через схему И 79, скему ИЛИ 78, схему И 77 и триггер 71, т.е. врем  онной свертки равно С., - 4V, где считаетс  врем  задержки в триггере равно времени задержки в схеме И или схеме ,ИЛИ. Тогда в наиболее неблагопри тной ситуации SCh-DT при четном Hj 2(-2.)Х РИ нечетном И , Максимальное врем  сложени  равно (. -2) при четном П, ( 5,) tT-при нечетном/L, Минимальное врем  :у1ожен1ш () ,5(п-1)Т при четном л- (,5(и-2)Спри нечетном п. Сравнение предлагаемого сумматора кодов с известным показывает, что достигаетс  выигрыш в быстродействии более чем на пор док Быстродействие классического двоичного сумматора может быть оценено следующей формулой: , где Т - врем  задержки одноразр дного сумматора. Анализ структур классических сумматоров показывает, что Т -ЗС т.е. Т г ЗтТ Учитыва , что дл  представлени  одного и того же диапазона в 1-коде Фибоначчи требуетс  примерно в 1,4 раза большее число двоичных разр дов (,4), то в этом случае быстродействие сумматора находитс  в следующих пределах: Т (..,1-f4,9)mtr, т.е. быстродействие данного сумматора соизмеримо с быстродействием классического двоичного сумматора. Сравнение предлагаемого сумматора кодов с известным по критерию контролирующей способности показывает существенный выигрыш и по этому критерию, так как в многоразр дном полусумматоре реализуетс  семь контрольных соотношений, в то врем  как в известном сумматоре только одно контрол1ьное соотношение. Формула изобретени  1. Сумматор кодов, содержащий многоразр дный полусумматор, входы которого соединены с входами слагаемых сумматора и элемент ИЛИ, выход которого подключен к контрольному выходу сумматора, отличающийс  тэм, что, с целью повышени  быстродействи  и контролирующей способности сумматора, он содержит нормализатор и блок перезаписи информац{йс, входы которого соединены со входом начала сложени  и выходами промежуточной сверхсуммы и запомненных сигналов многоразр дного полусумматора, а выходы - со входами нормализатора, выходы нормализатора соединены с выходами результата сложени  сумматора, окон чани  сложени  сумматора и первым входом элемента ИЛИ, второй вход которого подключен к контрольнок у выходу многоразр дного полусумматора. 2, Сумматор по п. 1, о т л и ч а ю щ и и с   тем, что многоразр дный полусумматор содержит М однотипных одноразр дных полусумматоров (И - количество разр дов) и элемент ИЛИ, выход которого подключен к- контрольному выходу многоразр дного полусумматора, а входы - к контрольным рыходам одноразр дных полусумматоров, входы слагаемых 6 -го одноразр дного полусумматора ( 6 1, .,., п ) подключены ко входам 6-го разр да многоразр дного полусумматора , выходы промежуточной сверхсум- мы и запомненного сигнала 6 го одноразр дного полусумматора подключены к выходам В -го разр да промежуточной сверхсуммы И запомненного сигнала мно горазр дного полусумматора, выход запом ненного сигнала В-го одноразр дного полусумматора подключен ко входу запомненного сигнала ( Е-1)-го одноразр дного полусумматора, выход переноса 6-го одноразр дного полусумматора подключен ко входу переноса ( S-l)-ro и ( 6-2)-го одноразр дных полусумматоров, входы переноса 6 -го одноразр дного полусумма - тора подключены к выходам переноса ( В+1)-го и (6+2)-го одноразр дных полусумматоров , вьрсод сверхпереноса 6-го одноразр дного полусумматора подключен ко входам сверхпереноса (6-1)-го и { -2)-го одноразр дных полусумматоров входы сверхпереноса 6-го одноразр дного полусумматора подключены к выходам сверхпереноса (6+1)-го и ( 6+2)-г одноразр дных полусумматоров, выход P межуточной суммы Б -го одноразр дно го полусумматора подключен ко входу пр межуточной суммы ( б+1)-го одноразр д ного полусумматора, вход промежуточной суммы ё-го одноразр дного полусумматора подключен к выходу промежуточной суммы ( 6-1)-го одноразр дного полусумматора , выходы переноса, сверхпереноса и прс  ежуточной суммы первого одноразр дного полусумматора подключены ко входам элемента ИЛИ, 3. Сумматор по п. 2, отличающий с,   тем, что одноразр дный полусумматор состоит из элементов И, ИЛИ и НЕ, причем вход элемента НЕ соединен со входом промежуточной Суммы и первыми входами первого элемента И и первого элемента ИЛИ, а в(лход - с первым входом второго элемента И, второй вход которого соединен со вторым входсм первого элемента И и выходом третьего элемента И, а выход - с выходом сверхпереноса и первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, а выход - с первым входом второго элемента ИЛИ, выход которого соединен с контрольным быходом, второй вход - с выходом п того элемента И, а третий вход - с выходом шестого элемента И, первый вход KOToporxj соединен с выходом третьего элемента ИЛИ, а второй вход - со входом переноса из ( 6+1)-го разр да и первым входом четвертого элемента ИЛИ, выход которого соединен с выходом промежуточной суммы и первым входом п того элемента ИЛИ, а второй вход - с первым входом третьего элемента И, первым входом третьего элемента ИЛИ и выходом шестого элемента ИЛИ, первый вход которого соединен со входом первого слагаемого и первым входом седьмого элемента И, а второй вход - со входом второго слагаемого и вторым входом седьмого элемента И, выход которого соединен с выходом переноса и вторым входом первого элемента ИЛИ, третий вход .которого соединен с выходом первого элемента И, выходом запомненного сигнала и первым входом п того элемента И, второй вход которого соединен с входом запомненного сигнала, вход сверхпереноса вз ( 6+1)-го разр да соединен со вторым входом третьего элемента ИЛИ и вторым , входом п того элемента ИЛИ, выход которого соединен с йыходом промежуточной сверхсуммы, а третий вход - со вторым входом третьего элемента И, третьим входом третьего элемента ИЛИ и выходом седьмого элемента ИЛИ, первый вход которого соединен со входом переноса нз ( и+2)-го разр да, а второй вход - со входом сверхпереноса из { б+2)-го разр да . 4. Сумматор по п. 1, о т л и ч а ю ш и и с   тем, что блок перезаписи информации состоит из однотипных  чеек по одной на два соседних разр да, начича  с младшего разр да, причем кажда   чейка содержит первый, второй, третий и четвертый входы, соединенные с соот ветствующими выходами проме 5{уточной сверхсуммы и запомненных сигналов соответствующих двух разр дов многоразр д ного полусумматора, п тый вход, первый, второй, третий и четвертый вькоды соединенные с соответствующими входами про межуточной сверхсуммы и запомненных сигналов соответствующих двух разр дов нормализатора, п тый выход, который дл  всех  чеек, за искшочением младшей, ерединен с п тым входом предыдущей  чейки п тый выход младшей  чейки соединен с выходом блока, а п тый вход старшей  чейки соединен со входом начала сложени  блока перезаписи информации, причем кажда   чейка блока перезаписи информа- ции состоит из элементов И и элемента задержки, вход которого соединен с п тым входом  чейки, а выход - с п тым выхо- дом  чейки и с первыми входами первого второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с первым, вторым, третьим и четвертым входами  чейки, а выходы соответственно с первым, вторым, третьим и четвертым выходами  чейки. 5. Сумматор поп. 1,отлича - ю щ и и с   тем, что нормализатор состоит из однотипных  чеек по числу разр дов , кажда  из которых содержит вход промежуточной сверхсуммы, вход запомненного сигнала, первый, второй, третий и четвертый входы св зи, информационный вькод, контрольный- выход, первый и второй выходы св зи, кроме того нормализатор содержит первый и второй элементы ИЛИ, фильтр, посто нна  времени которого превышает врем  переходного продесса в нормализаторе, триггер, элемент НЕ И элемент И, выход которого соединен с выходом конца сложени  нормализатора, первый вход - с единичным выходом тригте ра, второй вхрд - с выходом элемента НЕ вход которого соединен с выходом первого элемента ИЛИ и входом фильтра, выход которог-о соединен с первым входом второго элемента ИЛИ, другие входы ко торого соединены соответственно с контрольными выходами  чеек нормапизатора, единичный вход триггера соединен с входом нормапизатора, входЫ первого элемента ИЛИ соединены с соответствующими вторыми выходами св зи всех  чеек нормализатора , информационные выходы всех  чеек нормализатора соединены с выходом результата сложени  сумматора, второй выход св зи  чейки 6 -го разр да соедииен с четвертым входом св зи  чейки ( 6-1)-го разр да и третьим входом св зи  чейки (6+1)-го разр да, первый вход. св зи  чейки Е -го разр да соединен с информационным выходом  чейки ( 6-1)-го разр да, второй вход  чейки 6-го разр да соединен с первым выходом св зи  чей- ки ( 6+1)-го разр да,- причем кажда   чейка нормализатора содержит элемент ИЛИ, первый, второй и третий элементы И, первый триггер и второй триггер, счетиый вход которого соединен с третьим входом св зи, единичный вход - со входом промежуточной сверхсуммы, нулевой вход - с вькодом первого элемента И  чейки нормализатора, единичный выход - с информадионным выходом  чейки нормализатора и первым входом второго элемента И  чейки нормализатора, нулевой выход с первым выходом св зи  чейки нормали- затора и первым входом третьего элемента И  чейки нормализатора, второй вход второго элемента И  чейки нормализатора соединен с первым входом св зи  чей-, кй нормализатора, третий вход - со вторь1м входом св зи  чейки нормализатора, а выход - со вторым выходом св зи и первым входом элемента ИЛИ  чейки нормализатора , второй вход которого соединен с четвертым входом св зи  чейки нормализатора, а выход - с первым входом первого элемента И и третьим входом первого триггера  чейки нормализатора, единичный вход которого соединен со входом запомненного сигнала, нулевой выход - со вторым входом первого элэмента И  чейки нормализатора, а единичный выход - со вторым входом третьего элемента И  чейки нормализатора, выход соединен с контрольным выходом ЯЧ8ЙКИ нормализатора. СТТГС ЙГГТГ f f QTf Q Источники информации, прин тые во внимание при экспертизе 1. Стахов А. П. Избыточные двоичные позиционные системы счислени . Сб. Однородные цифровые вычислительные и интегрирующие струкп:уры, вьш. 2,Таганроге 1974.

   2973286430
2. 2.Стахов А. П. Использование естест-Сб. Кодирование и передача дискретных венной избыточности Фибоначчиевых си-сообщений в системах св зи, М.,Наука, стем счислени  дл  контрол  вычислитель-1976.

   ных систем; Автоматика и вычислительна  техника , № 6, 1976.s41 Авторское свидетельство СССР по
3. 3.Стахов А. П. Фибоначчиевы дво-за вке № 2358578, кл.Сг06 F 7/50, ичные позиционные системы счислени ,03.05.76 (прототип).

   n-3 п-че- е-/

   n-i н-г

   / о

   фаг.