SU1310808A1 - Комбинационный сумматор - Google Patents
Комбинационный сумматор Download PDFInfo
- Publication number
- SU1310808A1 SU1310808A1 SU853983705A SU3983705A SU1310808A1 SU 1310808 A1 SU1310808 A1 SU 1310808A1 SU 853983705 A SU853983705 A SU 853983705A SU 3983705 A SU3983705 A SU 3983705A SU 1310808 A1 SU1310808 A1 SU 1310808A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- input
- adder
- output
- transfer
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл параллельного суммирова- .ни многоразр дных двоичных чисел. Цель изобретени - расширение функциональных возможнЬстей за счет способности суммировать числа, представленные в двоичных избыточных минимальной и оптимальной системах счислени при сохранении работоспособности с числами , представленными в кодб Фибоначчи и традиционной системе счислени . Комбинационный сумматор в каждом разр де содержит одноразр дный сумматор, четыре элемента И, п ть элементов ИЛИ. 2 ил 00 о 00
Description
Изобретение относитс к вычислительной технике и может быть использовано дл параллельного суммировани многоразр дных двоичных чисел.
Цель изобретени - расширение функциональных возможностей за счет суммировани чисел, представленных в двоичной избыточной минимальной и оптимальной системах счислени , при сохранении суммировани чисел, пред ставленных в коде Фибоначчи и традиционной двоичной системе счислени .
На фиг. 1 изображена функциональна схема комбинационного сумматора; на фиг, 2 - функциональна схема ло- гического узла.
Комбинационный сумматор содержит (фиг. 1) в каждом разр де одноразр дный сумматор 1, логический узел 2, вход 3 соответствующего разр да one- ранда, вход 4 соответствующего разр да второго операнда, выход 5 суммы соответствующего разр да, выход 6 переноса соответствующего разр да, вход 7 разрешени суммировани чисел представленных в кодах Фибоначчи сумматора , вход 8 разрешени суммировани в минимальной и оптимальной системах счислени сумматора.
Логический узел (фиг. 2) содержит входы 9-11 логического узла, входы 12 - 15 соответственно переноса из (К+1)-го, (К-2)-го, ()-го, (К-5)- го разр дов, четыре элемента И 16 - 19, и п ть элементов ИЛИ 20 - 24.
I Любое натуральное число А в двоичной минимальной системе счислени представл етс в виде многочлена
(О
(2)
А- 11об , 1 1
где ,l ;
О, при i О, Cf (i) I, при ,
V(i-2)+ (i-3), при i 1.
Значение (| (i+l) вл етс мощностью п-разр дного минимального и (п+1)-разр дного кода Фибоначчи.
Минимальна система счислени предполагает наличие не менее 4-х нулей после 1, (это вытекает из выражени (2)), что определ ет обна- ружающие и корректирующие свойства информации, представленной в этой системе счислени .
Предлагаемый способ сложени основан на соотношении
(3 g;(i)+V(i) tt ((i-3)(i-5).
5
0
0 5
5
(4)
0
Правило сложени следовательно имеет вид
0+0 0;
0+1 -- 1;
1+0 1;
1+1 1000101.
Анализ выражени (3) позвол ет предположить, что операци сложени будет протекать с по влением промежуточных сумм в р де случаев.
Учитыва , что в минимальной системе счислени минимальна форма представлени чисел предполагает наличие после каждой единитды не ме- нее четырех нулей, видно, что сигналы переносов в (1+1)-й (1-3)-й разр ды осуществл ютс беспреп тственно , возможное наличие единицы в (i-5)-M разр де приводит к необходимости по влени промежуточных сумм в р де случаев.
Следовательно, алгоритм сложени чисел, представленных в минимальной системе счислени , имеет следующий вид.
1.Образование промежуточной суммы и сигнала переноса.
2.Суммирование промежуточной суммы и сигнала переноса.
3.Повторение пунктов 1 и 2 до тех пор, пока промежуточна сумма не станет эквивалентна окончательной,
о чем свидетельствует нулевой сигнал переноса.
Представление чисел в двоичной оптимальной системе счислени производитс также в виде многочлена, но дл этой цели, кроме выражени (2), используетс и выражение
Го при ii 0; (5) (i) (i-2)+(i-3) + l, при . Особенностью представлени в двоичной оптимальной системе счислени вл етс строго определенное число нулей между логическими единицами
1
Z 2,
(6)
50
55
где Z - количество нулей.
В силу того, что основную информационную нагрузку несут веса, ((i), () используютс дл построени чисел , то операции сложени аналогичны минимальной системе счислени .
Одноразр дный сумматор 1 предназначен дл суммировани разр дов слагаемых и сигнала переноса, поступающих на его вход и выдачи значени суммы данного разр да на выходную
шину 5 и сигнала переноса из данного разр да в соседние по выходной ши- не 6.
Логический узел 2 предназначен дл формировани из сигналов слагае- мых и нескольких сигналов переноса (дл чисел Фибоначчи имеем 2 сигнала переноса из (i-l)-ro и (i+2)-ro разр дов , дл минимальной и оптимальной систем счислени - 3 сигнала переноса из (i-l)-ro, ()-ro и (i+5)-ro разр дов) входных сигналов дл одноразр дного сумматора 1 в соответствии с выражени ми (8) и (9).
Перва шина 7 управлени предназ- начена дл разрешени функционировани комбинационного сумматора с числами , представленными в кодах Фибоначчи , втора шина 8 управлени - дл работы комбинационного сумматора в двоичных минимальной и оптимальной системах счислени .
Элементы И 16 и ИЛИ 21 предназна- чеш;1 дл организации функционировани узла при работе в традиционной системе счислени , передачи входных значений слагаемых и сигнала переноса на выход.
Элементы ИЛИ 22 и И 17 служат дл формировани выходных сигналов при функционировании в кодах Фибоначчи.
Элементы ИЛИ 24 и 20, И 18 и 19 организуют выходные сигналы при работе в двоичной минимальной и оптимальной системах счислени .
Логический узел имеет шесть входных шин 3,4,12 - 15 (обозначим их соответственно а Д,с,а,е ,ж) и три выходных 9 - 11 - соответственно I, II и III.
Входные шины 3,4,12 - 15 подключены соответственно к первому, второму , третьему, четвертому, п тому, шестому входам логического узла (фиг. 1), выходные шины 16 - 18 - к первому, второму, третьему выходам. Количество выходных шин определено схемной особенностью одноразр дного сумматора, а количество входных шин арифметическими операци ми сложени в рассматриваемых системах счислени
Дл традиционной системы счислени на выходных шинах будут следующие логические функции:
I а V S ;
;(7)
,
o
0
5
5
дл кодов Фибоначчи:
I а V 5 ;
II су ;(8)
III а5V СП ,
дл двоичных ганимальной и оптимальной систем счислени :
I а V 5 ;
II с ve V )к;(9)
III а5 V се . Устройство работает следующим
образом.
При функционировании в традиционной двоичной системе счислени на входы 7 и 8 устройства подан О. Это приводит к тому, что логический узел 2 реагирует на сигналы на входах слагаемых и входе переноса из младшего разр да. На входы одноразр дного сумматора 1 поступают сигналы в соответствии с выражением (7).
Сигналы разр дов слагаемых поступают в логическом узле 2 на входы элемента И 16 и ИЛИ 21,- с выхода последнего - на вход одноразр дного сумматора 1. Элемент И 16 в зависимости от значений разр дов слагаемых формирует сигнал на третий вход одноразр дного сумматора. Сигнал переноса из младшего разр да беспреп т- 0 ственно проходит на вход одноразр дного устройства.
Элементы И 17 - 19 заперты О на входах 7 и 8 устройства.
Следовательно, сигнал переноса, . 5 распростран сь с выхода однораз-- р дного сумматора i-ro разр да в (1+1)-й, (1-2)-й, (1-3)-й (1-5)-й разр ды, на входе логического узла оказывает вли ние только в (i+I)-M 0 разр де. Алгоритм функционировани зависит от выражени , описывающего операцию сложени в традиционной двоичной системе счислени : V(i)+()j(i) V(i+).
5 При функционировании устройства с числами в коде Фибоначчи 1 подаетс на вход 7, это приводит к следующей перенастройке архитектуры логического узла 2 каждого разр да.
Алгоритм функционировани узла виден из выражени (8), вытекающего из следующего соотношени , описывающего операцию сложени единичных разр дов двух слагаемых
Q(i) + (fj(i) ф(1+1)+9(1-2).
Сигналы, приход щие на входы логического узла, проход т на его выходы .
0
5
В данном случае на выходной шине сигнал аналогичен предыдущему случаю Формирование сигналов на остальных выходах следующее,
Сигналы переноса из (i-l)-ro и (i+2)-ro разр дов поступают соответственно на третий и четвертый входы логического узла.
Элемент И I7 учитывает одновременный приход единичных сигналов переноса и подает его через элемент ИЛИ 23 на третий вход одноразр дного сумматора 1, предварительно учитыва сигнал с выхода элемента И 16.
Элементы ИЛИ 22 и 23 формируют сигнал на второй вход одноразр дного сумматора I,
Элементы И 17, ИЛИ 23 и 22 учи- тывают особенность формировани сигнала суммы и переноса в коде Фибоначчи , заключающегос в том, что из сигналов переноса формируетс самосто тельный сигнал S, участвующий в получении суммы, и сигнал переноса Р
Значение сигналов S Р переноса
00
01
10
1 1
О
В двоичной оптимальной и минимальной системах счислени процесс сложени осуществл етс следующим образом .
На вход 8,устройства подаетс единичный сигнал, на вход 7 - нулевой сигнал. Это приводит к тому, что элемент И 17 запираетс , а элементы И 18 и 19 открываютс и участвуют в процессе формировани сигнала на второй вход одноразр дного сумматора из сигналов переноса из СК-1)-го, (К+3)-го, (К+5)-го разр дов. Зависимость выходных сигналов от входных определена соотношением (9), Это определ ет и работу логического узла.
Рассмотрим особенности алгоритма сложени в двоичной минимальной и двоичной оптимальной системах счислени . Они обусловлены наличием сигналов в К-й разр д из старших и младшего разр да. Следовательно, из этих
сигналов могут быть выделены сигналы сумм и сигналы переноса:
Значение сигналов S Р переноса
000О О
00
ОП
11
,
й 8 ,
Claims (1)
- f5 Формула изобретениКомбинационный сумматор, содержащий в каждом разр де одноразр дный сумматор, два элемента И и три эле20 мента ИЛИ, причем вход К-го разр да первого операнда сумматора (, п, где п - разр дность операндов) соединен с первыми входами первого элемента И данного разр да и первого25 элемента ИЛИ данного разр да, вход К-го разр да второго операнда сумматора соединен с вторыми входами первого элемента И данного разр да и первого элемента ШЖ данного разр да , выход первого элемента И К-го т разр да соеданен с первым входом второго элемента ИЛИ К-го разр да, второй вход которого соединен с выходом второго элемента И К-го разр да , первый вход которого соединен с первым входом третьего элемента ИЛИ К-го разр да), второй вход которого соединен с вторым входом второго элемента И К-го разр да, выходы первого и второго элементов ИЛИ К-го разр да соединены соответственно с первым информационным входом и входом переноса одноразр дного сумматора К-го разр да, выход суммы и выход переноса которого соединены соответственно с выходом суммы и переноса К-го разр да сумматора, ю т л и - чающийс тем, что, с целью расширени функциональных возможностей за счет суммировани чисел, представленных в двоичной избыточной минимальной и оптимальной системах счислени , при сохранении суммировани чисел, представленных в коде. j Фибоначчи и традиционной двоичной системе счислени , в каждый разр д сумматора введены два элемента ИЛИ и два элемента И, причем первый и второй входы третьего элемента ИЛИ30354045507К-го разр да соединены соответственно с выходами переноса одноразр дных сумматоров (К+1)-го и (К-2)-го разр дов , выход третьего элемента ИЛИ К-го разр да соединен с первым входом четвертого элемента ИЛИ К-го разр да , выход которого соединен с вторым информационным входом одноразр дного сумматора К-го разр да, первый вход второго элемента И К-го разр да соединен с первыми входами п того элемента ИЛИ и третьего элемента И К-го разр да, второй вход которого соединен с входом разрешени суммировани в минимальной и оптимальной системах счислени сумматора и первым входом четвертого элемента И К-го разр да, второй вход которого соединен с выходом п того элемента I10808ВШ1И К-го разр да, второй вход которого соединен с выходом переноса одноразр дного сумматора (К-З)-го разр да и третьим входом третьего эле5 мента И К-го разр да, выход которого соединен с третьим входом второго элемента ИЛИ К-го разр да,- третий вход п того элемента ИЖ К-го разр да соединен с выходом переноса одно10 разр дного сумматора (К-5)-го разр да и четвертым входом третьего элемента И К-го разр да, третий вход второго элемента И К-го разр да соединен с входом разрешени суммиро 5 вани чисел, представленных в кодах Фибоначчи сумматора, выход четвертого элемента И К-го разр да соединен с вторым входом четвертого элемента ИЛИ К-го разр да.41.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853983705A SU1310808A1 (ru) | 1985-12-03 | 1985-12-03 | Комбинационный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853983705A SU1310808A1 (ru) | 1985-12-03 | 1985-12-03 | Комбинационный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1310808A1 true SU1310808A1 (ru) | 1987-05-15 |
Family
ID=21207750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853983705A SU1310808A1 (ru) | 1985-12-03 | 1985-12-03 | Комбинационный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1310808A1 (ru) |
-
1985
- 1985-12-03 SU SU853983705A patent/SU1310808A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 981993, кл. G 06 F 7/49, 1981. Авторское свидетельство СССР № 570896, кл. G 06 F 7/49. 1975. I * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5325320A (en) | Area efficient multiplier for use in an integrated circuit | |
US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
US5325321A (en) | High speed parallel multiplication circuit having a reduced number of gate stages | |
US5166899A (en) | Lookahead adder | |
SU1310808A1 (ru) | Комбинационный сумматор | |
US4545028A (en) | Partial product accumulation in high performance multipliers | |
US5142490A (en) | Multiplication circuit with storing means | |
US4827444A (en) | Carry skip-ahead circuit for Manchester-type adder chain | |
US5257217A (en) | Area-efficient multiplier for use in an integrated circuit | |
EP1461866B1 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
US4860241A (en) | Method and apparatus for cellular division | |
US4276608A (en) | Fibonacci p-code parallel adder | |
US5227678A (en) | Fast digital comparison circuit for fuzzy logic operations | |
US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
US4845728A (en) | VLSI binary updown counter | |
US4159529A (en) | Fibonacci code adder | |
US6446101B1 (en) | Apparatus for fast determination of a prescribable number of highest value signals | |
SU1667052A1 (ru) | Комбинационный сумматор кодов Фибоначчи | |
SU1442988A1 (ru) | Комбинационный сумматор | |
RU2023288C1 (ru) | Комбинационный сумматор структурных кодов | |
SU570896A1 (ru) | Комбинационный сумматор | |
SU1363188A1 (ru) | Параллельный сумматор | |
SU1319023A1 (ru) | Накапливающий сумматор | |
SU1476460A1 (ru) | Сумматор избыточного кода | |
RU2021633C1 (ru) | Устройство для умножения чисел |