SU696452A1 - Последовательный сумматор - Google Patents
Последовательный сумматорInfo
- Publication number
- SU696452A1 SU696452A1 SU772517294A SU2517294A SU696452A1 SU 696452 A1 SU696452 A1 SU 696452A1 SU 772517294 A SU772517294 A SU 772517294A SU 2517294 A SU2517294 A SU 2517294A SU 696452 A1 SU696452 A1 SU 696452A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- signal
- sum
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР
t
Изобретение относитс к области вычислительной техники и предназначено дл суммировани многоразр дных двоичных последовательных кодов.
Иавествь последовательные сумматоры многоразр дных двоичных кодов, содержашве регвстры.одноразр дный сумматор и элемент задерзкки l.
Из известных последовательных сумматоров наиболее близким по технической сущности к предложенному вл етс последовательный сумматор, содержащий одноразр дный сумматор и элемент задержки, выход которого соединен с одним из входов одноразр дного сумматора, а два других входа одноразр дного сумматора вл ютс входами слагаемых последовательного сумматора 2.
Однако в известных последовательных сумматорах невозможно суммировать многоразр дные последовательные 1-коды Фибоначчи и золотые 1.оды.
Цель изобретени - расширение функциональных возможностей заключающее-.
с в вьшолненни дополнительных операций сложени чисел в 1-«оде Фибоначчи и в золотом 1-коде.
Цель достигаетс тем, что в последовательный сумматор, содержащий одноразр дный сумматор и элемент задержки, введены блок инвертировани н блок формировани дополнительных сигналов суммы и переноса, первый вход которого соединен с вьосЬдом суммы одноразр дного сумматора , выход переноса которого соединен со вторым входом блока формировани дополнительных сигналов суммы и переноса , третий вход бпока формировани дополнительных сигналов суммы и переноса соединен с первым выходом блока инвертировани , второй выход которого вл етс выходом суммы последовательного сумматора . Первый, второй и третий выходы блока формировани дополнительных сигналов суммы и переноса соединены соответствевпю с первьш, вторым и третьим входами блока инвертировани . Четвертый выход блока формировани дополнительных сигналов суммы и переноса соединен со входом элемента задержки. Четвертый вход блока формировани дополнительных сигналов суммы в переноса соединен с четвертым входом блока инвертировани н вл етс управл ющим входом последовательного сумматора. Поставленна цель достигаетс также тем, что блок формировани дополнитель ых сигналов суммы и переноса содержит три элемента И, два элемента ИЛИ, два элемента НЕ и элемент задержки. вход блока вл етс первым входом первого элементаИЛИ. Первый вход первого элемента И соединен с первыми входами второго и третьего элементов И и вл етс вторым входом блока.Второй вход первого элемента И соединен соЪхЗДом первого элемента НЕ и вл етс третьим входом блока. Третий вход первого элемента И соединен со входом второго элемента НЕ и оо вторым входом третьего элйлента И и вл етс четвертым входом . Выход первого элемента НЕ соединен со втордм входом второго элемента И и третьим входом третьего элемента И. Выход второго элемента НЕ соединен с третьим входом второго элемента И, выход которого соединен с первым входом второго элемента ИЛИ. Выход первого элемента ИЛИ вл етс первым выходом блока. Выход третьего элемента И соединен со входом элемента аадвриакк и вл етс вторым выходом блока. Выход первого элемента И соединен со вторым входе первого элемента ИЛИ в вл етс третьим вь1ходом блока;, выход элемента задержки соединен со вторым входом элемента ИЛИ, выход Явл етс чет- верть1м выходом блока. Кроме того, поставленнаа цепь достигаетс тем, что блок инвертирований содержит три элемента И, три элемента ИЛИ, три элемента НЕ и два элемента задерж кн. Первый вход первого логического элемент И соединен с первым одбм второго элемёнта.И и вл етс первым входом 6nq- ка инвертировани , вторым входом которого вл етс первый вход первого элемента ИЛИ. Первый вход второго элемента ИЛИ соединен со входом первого элемента НЕ и вл етс третьим входом бцока инвертировани , четвертый вход которо го вл етс вторым входом второго элемента И. Выход первого элемента И соединен со входом первого элемента задерж ки, выход которого соединен со вторым входом первого элемента ИЛИ и вл ет- с первым выходом блока инвертировани . Выход первого элемента ИЛИ соединен с третьим : входом второго элемента И и первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ. Выход третьего элемента И соединен со входом второго элемента задержки, вьхход которого соединен со вторым входом второго элемента ЦЛИ. Выход второго элемента ИЛИ соедиден со входом второхх) элемента НЕ и первым входом третьего элемента ИЛИ, выход которого вл етс вторым выходом блока инвертировани . Выход второго элемента НЕ соединен с четвертым входом второго элемента И, выход которого соединен со ВХ9ДОМ третьего элемента НЕ и вторым входом третьего элемента ИЛИ. Выход третьего элемента НЕсоединен со вторым входом первого элемента И и третьим входом третьего элемента И. В Фибоначчиевой 1-ч;ист8ме счислени любое натуральное число N представл етс в виде многочлена )(h-.Л....(o),,Гl) (О1ФИ 1 о J 1при , Vi-H i(i-2), 12) О; 1. В золотой 1-система счислени чис- . la представл етс следующим образом + . где oi, основание системы счислени , вл ющеес действительным корнем уравнени , X - Х- - О. Так как дл cji. выполн етс равенство .. аналогичное равенству (2), То все, что будет сказано о фибоначчиевой -1-системе счислени будет справедливо и дл . золотой 1-системы счислени . Представление 11) называетс минимальной формой представлени при наличии не менее одного нул после каждой единицы. Сложение двух одноименньгх разр дов в двоичной Фибоначчиевой системе, счислени вьщолн етс согласно следующим правилам О + О О; О-+ 1 Ij 1 + О 1; 1 + 1 1 О О 1, что вытекает из рекуррентного соотношени (2) Ч (i)(i) (iHЧ((1-2) 4((-i-2)569 . Если в 1-Х разр дах минимальных форм представлени слагаемых имеютс единицы, то из свойства минимальной фор МЬ1 следует, что суммы ( i +1) - и (п )т-Х разр дов будут нулевые и, следовательно, единица переноса из -i -fo в ( i +1.) разр д может быть помешена в ( 1+1 )-й разр д суммы, а перенос из 1-го в ( i-2) разр д надо запомнить. Сложение двух многоразр дных чисел начинаетс со старших разр дов и выполн етс поразр дно последовательно во времени . Сложение со старших разр дов начи наетс в силу того, что перенос из 1-го разр да в ( i-2)-fl может вызвать перенос из ( i-2) разр да в ( i -4)-й и т.д., т.е. распространение переносов идет в сторону младших разр дов. Перенос из i-го разр да в I I+l) разр д носит локальный характер, что вытекает из свойства минимальной формы представлени кодов слагаемых. Процесс суммировани распадаетс на р д операций. Кажда -{- операци заключаетс в сложении двух разр дов слагаемых и переноса из { i- 2 го старшего разр да с учетом значени суммы, полученной при выполнении преды- дущей операции. При сложении двух чисел А 1ОО1ОиВ 1ОО1О в первом так те складываютс п тые разр ды, при этом сумма этих разр дов равн етс нулю. Пе ренос вперед помещаетс в шестой разр д результата, а перенос назад запоминаетс на два такта. На в тором такте складываютс четвертые разр ды, образу ющие сумму и перенос, равные нулю. В третьем такте складываютс третьи разрады вместе с переносом, запомненным после сложени п тых разр дов. При этом сумма равн етс единице, а перенос не возникает. Сложение цифр второго разр да в четвертом так.те порождает перенос и нулевую сумму. При этом перенос впе ред должен быть помещен в третий раз- р д результата, в который уже помещена единица, полученна на предыдущем, третьем такте, т.е. возникает необходимость совместной обработки цифр результата, полученных при суммировании на предыдушем и данном тактах. Результат суммировани в подобном случае может быть представлен в виде f Ci4l)(i)(i)-4(iV27-«-4(i), что вытекает из рекуррентного соотношени (2. Следовательно, в четвертом такте образуетс единична сумма в четвер2 том и во втором разр дах результата, а в третьем - нулева сумма. В п том также сумма будет равна нулю, TaKHNi образом , сумма А + В 101010. На чертеже изображена функциональна схема последовательного сумматора. Сумматор содержит входы слагаемых 1 и 2 последовательного сумматора, одноразр дный сумматор 3, элемент задерж- ки 4, блок формировани дополнительных сигналов суммы и переноса 5, блок инвертировани 6, в котором происходит запоминание сигналов суммь и переноса с целью замены двух р дом сто щих единиц в коде результата одной единицей согласно выражени (2) путем инвертировани этих разр дов, управл юший вход 7 последовательного сумматора и выход суммы 8 последовательного сумматора. Блок формировани дополнительных сигналов суммы и переноса. 5, содержит элемент И 9,на выходе которого формируетс сигнал переноса в { i + 2)-й разр д, элемент И 10,элемент И 11, который совместно с элементом задержки 12 и элементом ИЛИ 13 формирует сигнал переноса в И - 2)-и разр д, элемент ИЛИ 14, на выходе которрго формируетс скгквл суммы 1 -го разр да, элементы НЕ 15 И 16. Блок инвертировани 6 содержит элементы И 1719 , элементы задержки 20 и 21, элементы ИЛИ 22-24, элементы НЕ 25, 26,27. Элементы задержки 20 и 21 осуществл ют задержку сигналов поступающих на их вход на один такт работы последовательного сумматора. Элемент И 19 в элементы НЕ 25 и 26 выполн ют функцию инвертировани , запреща прохождение сигналов через элементы И 17 и 18 и посыла единичньхй сигнал на вход элемента ИЛИ 24. Дл выполнени операции сложени чисел в 1-коде Фибоначчи необходимо подать единичный сигнал на управл ющий вход 7 последовательного сумматора. При в блоке 5 будет разрешено прохождение сигналов по цеп м, формирующим дополнительно сигналы суммы и переноса. Одновременно с этим будет разрешено инвертирование в блоке 6. При сложении двух чисел, представленных в 1-коде Фиббоначчи, А 10010100 и Б 101001ОО коды чисел А и В поступают на входы 1 и 2 последовательного сумматора, начина со старшего разр да , На первом такте одноразр дным сумматором 3 формируетс нулевой сигнал суммы и единичный сигнал переноса, кото-
76964528
рый пройд через цепочку элементов И 11,го сумматора 3. При этом формируетс
22 и ИЛИ 18 поступит на вход элементаединичный сигнал суммы, который посту- .
задержки 21. Кроме того, единичный сиг-п т через элементы ИЛИ 14 и И 17 на
нал переноса поступит на вход элементавход элемента задержки 20. Окончательзадержки 12. Сложение цифр седьмых раз- sный результат сложени будет получен черздов на втором такте работы приводитрез врем , равное двум тактам работы,
к формированию нулевых сигналов суммьгнеобходимое дл того, чтобы единичный
Claims (1)
- и переноса. Но на этом такте единичныйсигнал со входа элемента задержки 20 сигнал в выходах элемента задержки 21 через элементы ИЛИ 23 и 24 поступит на выход суммы 8 последовательного сум- матора. На третьем такте при сложении цифр шестого разр да с переносом, возникшим на первом такте и прошедшим через элементы задержки 12 и 4, формируетс единичный сигнал переноса в ti+l)-4i разр д ив ( разр д, так же как это делалось на первом такте, Ва четвертом такте единичный сигнал суммы поступает на вход элемента задержки 20, пройд э ементы ИЛИ 14 и И 17. Единичный сигнал с выхода элемента задержки 21 поступает на выход суммь 8 через элементы ИЛИ 23 и 24, На п том такте единины-й сигнал переноса, сформированный на третьем такте, пройд через элементы задержки 12 и 4, приводит к образованию единичного Сигнала суммы. Этот сигнал через элемент ИЛИ 14 поступит на первый вход элемента И 19, на вто- рой вход которого поступает единичный управл ющий сигнал, на третий - единич- ный сигнал с выхода элемента задержки - 20, прошедший через элемент ИЛИ 22, на четвертый - единичный сигаал с выхода элемента НЕ 26. Единичный сигнал с выхода элемента И 19 поступает через элемент ИЛИ 24 на выход суммы 8, а через элемент НЕ 25 - на входы элементов И 17 и 18 в запрещает прохождение единичных сигналов на входы элементов задержки 20 и 21. На шестом такте одпоразр дный сумматорг 3 формирует нулевой сигнал суммы и единичный сигнал переноса, который, йройд цепочку элемен тов, И 11, ИЛИ 22 и И 18, -поступает на вход элемента задержки 21, а единичный сигнал с выхода элемента И 11 поступает на вход элемента задержки. На седьмом такте единичный сигнал с выхода элемента задержки 12 через элемент ИЛИ 13 поступает на вход элемента задержки 4, Единичнь1й силаал с выхода элемента задержки 21 через элементы ИЛИ 23 и 24 поступает на выход суммы 8 последо . вательного сумматора. На восьмом такте единичньгй сигнал с вьгхода элемента задержки 4 поступает на вход одноразр дно- прошел на выход суммы 8 последовательнего сумматора. Окончательный результат сложени будет следукиций А + В О 1 О 1 1 О 1 О О 1. Дл .сложени чисел в двоичной системе счислени необходи- мо подать нулевой сигнал на управл ющий вход 7 последовательного сумматора, При этом запрещаетс инвертирование в блоке 16 и запретцаетс формирование дополните льны: сигналов суммы и переноса в блоке 5. Сигнал переноса с выходка одноразр дного сумматора 3 на его вход будет поступать ерез цепочку элементов И 10, ИЛИ 13 и элемент задержки 14. Конечный результат также будет сформирован с задержкой на два такта. Введение новых блоков и св зей позвол ет расширить фзгнкцио альные возможности послвдова1-ельного сумматора и выполн ть суммирование чисел, представленных в фнбоначчневой и золотой системах счислени , обладающих высокой ошибкорбнаруживаюшей способностью. В данном последовательном сумматоре контроль пра- вшгьности выполнени сложени может осуществл тьс путем проверки р езультата сложени , в три подр д идущих разр да не могут иметь единичные значени . Формула изобретени 1. Последовательный сумматор, содержаний одноразр дный сумматор и элемент задержки, выход которого соединен с од- ним из входов одноразр дного сумматора, два других входа-одаоразр дного сумматора вл ютс входами слагаемых последовательного сумматора, отличаю ц и И с тем, что, с целью рйсширени функциональных возможностей заключаюшегос в вьшолнении дополнительных операций сложени чисел в 1-чкоде Фибоначчи и в золотом 1-«оде, введены блок инвертвровани и блок формировани дополнительных сигналов суммы и переноса, первый вход которого соединен с выходом суммы одноразр дного сумматора, выход переноса которого соединен со вторым
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772517294A SU696452A1 (ru) | 1977-08-17 | 1977-08-17 | Последовательный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772517294A SU696452A1 (ru) | 1977-08-17 | 1977-08-17 | Последовательный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU696452A1 true SU696452A1 (ru) | 1979-11-05 |
Family
ID=20722011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772517294A SU696452A1 (ru) | 1977-08-17 | 1977-08-17 | Последовательный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU696452A1 (ru) |
-
1977
- 1977-08-17 SU SU772517294A patent/SU696452A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3811038A (en) | Pseudo-random number generators | |
SU696452A1 (ru) | Последовательный сумматор | |
US3373269A (en) | Binary to decimal conversion method and apparatus | |
US4276608A (en) | Fibonacci p-code parallel adder | |
RU2791441C1 (ru) | Накапливающий сумматор по модулю | |
SU1539768A1 (ru) | Сумматор избыточной минимальной системы счислени | |
RU2823911C1 (ru) | Конвейерный накапливающий сумматор по произвольным модулям | |
SU577528A1 (ru) | Накапливающий сумматор | |
SU960807A2 (ru) | Функциональный преобразователь | |
JPH06314186A (ja) | 加算器連鎖及び加算方法 | |
RU2045769C1 (ru) | Многофункциональный логический модуль | |
SU1341633A1 (ru) | Последовательный сумматор | |
SU625222A1 (ru) | Генератор псевдослучайных чисел | |
SU637811A1 (ru) | Последовательное суммирующее устройство | |
SU732861A1 (ru) | Устройство дл вычислени обратной величины | |
SU1718215A1 (ru) | Устройство дл выполнени векторно-скал рных операций над действительными числами | |
SU696450A1 (ru) | Устройство дл сложени в избыточной двоичной системе счислени | |
RU2018934C1 (ru) | Устройство для деления | |
RU2010312C1 (ru) | Устройство для вычисления натурального логарифма комплексного числа | |
SU1264168A1 (ru) | Генератор псевдослучайной последовательности | |
SU732892A1 (ru) | Стохастический функциональный преобразователь | |
SU991419A2 (ru) | Цифровой функциональный преобразователь | |
SU732946A1 (ru) | Стохастический преобразователь | |
SU1075260A1 (ru) | Устройство дл суммировани @ -разр дных последовательно поступающих чисел | |
SU1012243A1 (ru) | Устройство дл сложени @ чисел |