SU1341633A1 - Последовательный сумматор - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  построени  высоконадежных устройств обработки и контрол  последовательных кодов в реальном масштабе времени. Изобретение позвол ет повысить быстродействие и упростить сумматор за счет применени  алгоритма сложени  чисел в избыточной минимальной системе счислени .В результате операции приема кодов слагаемых и их сз ммировани  совмещены в каждом такте, а количество оборудовани  последовательного сумматора сокращено. Последовательный сумматор содержит три элемента задержки 4 - 4, элементы И 5 и 6, элемент РШИ 7. Реализуетс  основной алгоритм сложени  чисел в минимальной системе счислени .: (f;(S) + v(S) v(S) + V(S - 2) + + (f(S - 3). Возможна  единица переноса из S-ro разр да сразу помещаетс  в (S - 2)-й и (S - 3)-й разр ды сум1чы, в которых по условию существовани  минимальной ,формы (наличие после каждой единицы разр да не менее четырех разр дов нулей) заведомо содержатс  нули. 1 ил. S (Л СлЭ 4 СО со

Description

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  суммировани  многоразр дных двоичных последовательных кодов в реальном масштабе времен

Цель изобретен   - упрощение устройства и увеличение его быстродействи .

На чертеже изображена функциональ на  схема последовательного сумматора .

Последовательный сумматор содержит входы 1 и 2 соответственно первого и второго операндов, выход 3, элементы А,, 4, 4j задер5кки, элементы И 5 и 6 и элементы ИЛИ 7.

Последовательный сумматор обеспечивает- реализацию алгоритма сложени  многоразр дных чисел А, представлен- ных в избыточной системе счислени  следующим образом:

. п А T.a,(f(S}

(1),

где a,,

О

1 Ct (S

при S 0; при S 0,1;30 2) + V(S - 3)при S ; 1.

(2)

Значени  (f) (п + 1) определ ют мощ- ность минимального п-разр дного кода

Среди всех форм разложени  (1) .существует только одна, в которой после каж,п;ой единицы разр да в общем случае следует не менее четырех разр дов нулей. Именно така  форма  вл етс  разрешенной и называетс  минимальной , так как содержит минимальное число единиц.

Из рекуррентного соотношени  (2) следует основной алгоритм сложени  в минимальной системе счислени 

значащих разр дов I

(f(S) (f(Sy Q(S) + V(S - 2) +

I .

+V(S - 3)

(3)

Исключение составл ет алгоритм сложени  значащих вторых разр дов (третий и первый разр ды согласно алгоритму построени  минимальной формы всегда нулевые): у(2) + д)(2) ((2) + у(1) (4)

Q

g

п

5

Следовательно, возможную единицу переноса из S-ro разр да можно сразу помещать в (8-2)-йи (8-3)-й разр ды суммы, в которых по условию существовани  Минимальной формы заведомо содержатс  нули.

Сложение двух многоразр дных чисел начинаетс  со старших разр дов и выполн етс  поразр дно последовательно во времени.

Сущность изобретени  состоит в реализации алгоритма (3), (4), что позвол ет совместить в каждом из п тактов операции приема кодов операндов и их суммировани , В результате временные затраты собственно на операцию суммировани  отсутствуют, т.е. сложение осуществл етс  в реальном масштабе времени.

Элементы 4,, Л, 4 задержки необходимы дл  запоминани  сигнала переноса и выполнены на D-триггерах. Сигнал переноса в (S - 2)-й и (S - 3)-й разр ды кода суммъ: формируетс  элементом И 5 в S-M такте согласно булевой записи

5-2,5-3 А, В,;

(5)

30

35

где Aj , Bg - S-e разр ды кодов операндов .

Элемент ИЛИ 7 формирует значение суммы в S-M такте согласно переключательной функции .

А, V В Л Р..У Р.

(6)

0

5

0

5

5 S 5 5 S+i

Элемент ИЛИ 7 необходим дл  выработки единичного сигнала с целью его записи в младший разр д кода суммы согласно алгоритму (4).

Последовательный сумматор работает следующим образом.

Допустим, необходимо произвести сложение 6+6. Число 6 в минимальной системе счислени  имеет вид: .

№ разр да 1234567 Вес разр да 1122345 Код числа 6 0100001. Два этих кода поступают на входы 11 и- 2 последовательного сумматора, начина  со старших разр дов. На первом такте единичный сигнал суммы через элемент ИЛИ 7 поступает на выход 3, а единичньй сигнал переноса с выхода элемента И 5 поступает в элемент 4, задержки. Таким образом, на первом такте работы образовалс  сиг3

нал старшего разр да к втором такте единичный носа переписываетс  во 42 задержки. В третьем ный сигнал переноса пост 3 через элемент ИЛИ 7, задержки непосредствен такте единичный сигнал выхода элемента 4, зад через элемент ИЛИ 7 на п том такте поступающи и 2 нулевые сигналы не то ние элементов после сумматора. В шестом та сигнал суммы поступает через элемент ИЛИ 7, а нал переноса с выхода

поступает в элемент 4, задержки. В последнем седьмом такте одновременно с тактовым импульсом на управл ющую шину 8 подаетс  цикловой импульс, открывающий элемент И 6. Сигнал переноса с выхода элемента 4, задержки через последовательно соединенные элементы И 6 и ИЛИ 7 пост упает на выход 3. Запись единичного сигнала переноса в элемент 4 задержки не происходит , так как на вход установки в О этого элемента задержки, выполненного на D-триггере, подан единич- ный цикловой импульс. В результате все элементы 4,- 45 задержки после окончани  последнего такта работы наход тс  в нулевом исходном состо нии . Суммирование закончено, резуль- тат кода суммы: 1011011 12.

Таким образом, операции приема кодов операндов и их суммировани  сов

Редактор Е. Копча

Составитель М. Есенина

Техред М.Двдык Корректор В.Гирн к

Заказ 4437/52Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35,. Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , Д

мещены в каждом из п тактов, т.е. код суммы образуетс , начина  со старших разр дов, в реальном масштабе времени.

Ф

ормула изобретени  Последовательный сумматор, содержащий два элемента И, элемент ИЛИ, первый, второй и третий элементы задержки , вьГход первого элемента И соединен с информационным входом первого элемента задержки, выход которого соединен с первым входом второгю элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента задержки , отличающийс   тем, что, с целью упрощени  устройства и увеличени  быстродействи , второй элемент задержки выполнен в виде триггера, причем первый и второй входы первого элемента И и третий и четвертый входы элемента ИЛИ соединены соответственно с входами первого и второго операндов сумматора , выход первого элемента задержки соединен с информационным входом второго элемента задержки, вход установки которого соединен с входом циклического тактирующего сигнала сумматора и вторым входом второго элемента И выход второго элемента задержки соединен с информационным входом третьего элемента задержки, выход которого соединен с п тым входом элемента ИЛИ, выход которого соединен с выходом сумматора.

Claims (1)

1. Формула изобретения Последовательный сумматор, содержащий два элемента И, элемент ИЛИ, первый, второй и третий элементы задержки, выход первого элемента И соединен с информационным входом первого элемента задержки, выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента задержки, отличающийс я тем, что, с целью упрощения устройства и увеличения быстродействия, второй элемент задержки выполнен в виде триггера, причем первый и второй входы первого элемента И и третий и четвертый входы элемента ИЛИ соединены соответственно с входами первого и второго операндов сумматора, выход первого элемента задержки соединен с информационным входом второго элемента задержки, вход установки которого соединен с входом циклического тактирЗтощего сигнала сумматора и вторым входом второго элемента И, выход второго элемента задержки соединен с информационным входом третьего элемента задержки, выход которого соединен с пятым входом элемента ИЛИ, выход которого соединен с выходом сумматора.