SU1330629A1

SU1330629A1 - Устройство дл обработки чисел в избыточном последовательном коде

Info

Publication number: SU1330629A1
Application number: SU853882496A
Authority: SU
Inventors: Виктор Евдокимович Золотовский; Роальд Валентинович Коробков
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1985-04-10
Filing date: 1985-04-10
Publication date: 1987-08-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при решении задач моделировани . Цель изобретени - рас- шинение функциональных возможностей. Устройство содержит регистр приращений аргумента, регистр подынтегральной функции, регистр остатка интеграла , регистр результата, два блока задержки, блок пам ти таблицы умножени , блок пам ти таблицы сложени , сумматор подынтегральной функции и коммутатор. Устройство позвол ет реализовать нар ду с умножением операции интегрировани . 2 ил. с 9 (Л со со о 05 со

Description

Изобретение относитс к вычислительной технике и может быть использовано дл моделировани решени сис«- тем дифференциальных уравнений.

Цель изобретени - расширение функциональных возможностей за счет реализации операции интегрировани .

На фиг.1 приведена структурна схема устройства; на фиг.2 - его вре- менна диаграмма.

Устройство (фиг.1) содержит входы 1, 2 и 3 начальных условий, первый и второй входы 4 и 5 синхронизации

устройства, злементы И-ИЛИ 6, 7 и 8, 15 приращени vY,- . Число циклов равно входы 9, 10 и 11 приращений аргумен- числу разр дов приращени vY (в нага , регистр 12 приращений аргумента, третий вход 13 синхронизации устройства , регистр 14 подынтегральной функции, четвертый вход 15 синхрони- 20 зации устройства, сумматор 16 подынтегральной функции, блок 17 пам ти таблицы умножени , элементы 18, 19 и 20 задержки первого блока задержки, блок 21 пам ти таблицы сложени , эле- 25 .10.

менты 22, 23 и 24 задержки второго На второй вход поступает старший блока задержки, сумматор 25 приращений интеграла, регистр 26 остатка интеграла, регистр 27 результата, п шем случае два).

Следовательно, после записи начальных условий начинаетс работа. Старший разр д приращени , представленного в четвертичном избыточном ко де, поступает на вход блока 17. Кодировка цифр разр да следующа : .00, .01, .10, .11, .01,

разр д подынтегральной функции f; с выхода сумматора 16, где происходит сложение старших разр дов функВ блоке 17 записана таблица перемножени цифр в избыточной четверичной системе счислени . Полученное произведение имеет два разр да. Стар

ки.

Схема работает в соответствии с алгоритмом

. i Y,,

fu, Vf;

f,л

aY .

11

S,4, где vY;,;

S;

(vY .,, t- S. )

P:: (S,)

(1)

тый вход 28 синхронизации устройства, ЗО ции f,-., и приращени vf.. шестой вход 29 синхронизации устройства , выходы 30, 31 и 32 устройства, входы 33, 34 и 35 приращени подынтегральной функции, коммутатор 36, первый и второй блоки 37 и 38 задерж- .,ц пшй р зр д поступает непосредственно

на блок 21, а второй разр д через элементы задержки 18, 19 и 20. В блок 21 записана таблица сложени трех цифр. Треть цифра есть цифра остат- 40 ка, поступающего из регистра 26. Результат сложени трех цифр есть двухразр дна сумма, старший разр д которого поступает на сумматор 25 непосредственно , а младший разр д через 45 элементы задержки 22, 23 и 24. В сумматоре 25 происходит сложение старшего текущего разр да и младшего предыдущего р зр да. Полученный самый старший разр д вл етс разр - 50 дом приращени и записываетс в

регистр 27 по сигналу с входа 29. Остальные младшие разр ды есть разры- ды остатка, они записываютс в ре- i гистр 26 по сигналам с входа 13.Пос- 55 ле того, как происходит умножение п разр дов функции f на разр д приращени 7Y, цикл заканчиваетс .

Подачей сигнала на вход 4 содержимое регистра 12 сдвигаетс на разр д

Р. квантованное приращение; текущий остаток; указатель вьщелени разр дов с К по j (знак минус указывает, что эти разр ды наход тс после зап той).

По сигналу на входе 4 начальное значение f поступает на вход регист-; ра 14 и по серии, поступающей на вход 5, записываетс в регистр 14. Одновременно приращение vY записыва- етс в регистр 12 по серии сигналов, поступающих на вход 4. На фиг.2 приведена временна диаграмма работы устройства дл случа двухразр дных приращений и п тиразр дных чисел. За два такта происходит запись приращени и за п ть тактов - запись начального значени . Затем сигнал на входе

4становитс равным нулю, а на входе

5- единице.

Вс диаграмма разбита на шаги. Выполнение шага соответствует определению приращени . Каждый шаг разбит на циклы. Один цикл - это вьтолнение операции умножени на один разр д

приращени vY,- . Число циклов равно числу разр дов приращени vY (в на-2 1 .10.

шем случае два).

Следовательно, после записи начальных условий начинаетс работа. Старший разр д приращени , представленного в четвертичном избыточном коде , поступает на вход блока 17. Кодировка цифр разр да следующа : .00, .01, .10, .11, .01,

На второй вход поступает старший

ции f,-., и приращени vf.. пшй р зр д поступает непосредственно

(1)

и выполн етс следующий цикл аналогично указанному.

Claims

Формула изобретени

Устройство дл обработки чисел в избыточном последовательном коде, содержащее регистр приращений аргумента , регистр подынтегральной функции, два блока задержки, блок пам ти, таблицы умножени , блок пам ти таблицы сложени , регистр остатка интеграла, сумматор подынтегральной функции, причем входы приращени аргумента устройства соединены с информационными входами регистра приращений аргумента , выходы которого соединены с первой группой адресных входов блока пам ти таблицы умножени , выходы старших разр дов которого соединены с первой группой адресных входов блока пам ти таблицы сложени , входы приращени подынтегральной функции устройства соединены с входами перво- го слагаемого сумматора подынтегральной функции, выходы которого соединены с второй группой адресных входов блока пам ти таблицы умножени , выходы младщих разр дов которого че- рез первый блок задержки соединены с второй группой адресных входов блока пам ти таблицы сложени , выходы младших разр дов которого соединены с входами второго блока задержки, треть группа адресных входов блока пам ти таблицы сложени соединена с выходами регистра остатка интеграла, выходы регистра подынтегральной функ

5 0

ции подключены к входам второго слагаемого сумматора подынтегральной функции, первый, второй и третий входы синхронизации устройства подключены к входам синхронизации регистра приращений аргумента, регистра подынтегральной функции и регистра остат- .ка интеграла соответственно, о т л и- чающеес тем. что, с целью расширени функциональных возможностей за счет реализации операции интегрировани , оно содержит коммутатор , регистр результата и сумматор 5 приращений интеграла, причем входы начальных условий устройства соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами регистра подынтегральной функции, выходы сумматора подынтегральной функции соединены с второй группой информационных входов коммутатора, выходы старших разр дов блока пам ти таблицы сложени соединены с входами первого слагаемого сумматора приращений интеграла, выходы которого соединены с входами регистра остатка интеграла и регистра результата, выходы которого соединены с выходами устройства, выходы второго блока задержки соединены с входами второго слагаемого сумматора приращений интеграла, четвертый вход синхронизации устройства подключен к входу синхронизации регистра результата, четвертый и п тый входы синхронизации устройства соединены соответственно с первым и вторым управл ющими входами коммутатора.

5

13

Редактор М.Дылын

Составитель А.Чеканов Техред В.Кадар

Заказ 3583/50Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

fu/erf Фиг 2

Корректор И.Myска