SU1198521A1 - Устройство управлени последовательностью операций цифрового вычислител - Google Patents

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТЬЮ ОПЕРА1ЩЙ 1ЩФРОВОГО ВЫЧИСЛИТЕЛЯ, содержащее блок пам ти программ, счетчик команд, регистр команд, шифратор команд, генератор синхросигналов, счетчик циклов, коммутатор синхросигналов, коммутатор циклов, блок ключей, арифметико-логический блок и блок оперативной пам ти, адресный вход и информационньй вход-вь1ход которого соединены соответственно с выходом блока ключей и информационным входом-вькодом арифметико-логического блока, адресный вход и информационный выход блока пам ти программ подключены соответственно к выходу счетчика команд и входу регистра команд, информационный выход которого соединен с входом шифратора команд, выходы .пол  адресов, пол  коротких команд и пол  длинных команд которого подключены соответственно к информационным входам блока ключей и коммутатора синхросигналов и первому информационному входу коммутатора циклов, выход генератора синхросигналов соединен с управл ющими входами коммутатора синхросигналов и коммутатора циклов, первые выходы которых объединены и подключены к управл ющему входу блока ключей и входу кода операции арифметико-логического блока, вторые выходы коммутатора синхросигналов и коммутатора циклов объединены и соединены со счетным входом счетчика команд а третий выход и второй информационный вход коммуi татора циклов подключены соответственно к счетному входу и выходу (Л счетчика циклов, отлич.ающее с   тем, что, с, целью упрощени , С оно содержит блок формировани  сигнала запрета операции,- включающий дешифратор, элемент НЕ, два триггера , дес ть элементов И и элемент ИЛИ, выход которого соединен с входом запрета операции арифметикосо логического блока и управл ющим 00 СП 1C входом блока оперативной пам ти, первые входы первого, второго, третьего и четвертого элементов И подключены к старпмм разр дам первых выходов коммутаторов синхросигналов и циклов, первый, второй и третий входы дешифратора соединены соответственно с первым, вторым и третьим выходами дополнительных разр дов регистра команд,, вторые входы первого и второго элементов И подключены к первому выходу дешифратора, вторые входы третьего и четвертого элёментов И соединены с вторым выходом дешифратора, вход, элемента НЕ и тре

Description

тьи входы первого и третьего элементов И подключены к выходу знака ариф метико-логического блока, третьи входы второго и четвертого элементов И соединены с выходом элемента НЕ, вход установки, вход сброса, пр  мой и инверсный выходы первого триггера подключены соответственно к выходам первого и второго элементов И и первь м входам п того и шестого элементов И, вход установки, вход сброса, пр мой и инверсный выходы второго триггера соединены соответственно с выходами третьего и четвёр того элементов И и первыми входами седьмого и восьмого элементов И, 21 первый вход дев того элемента И подключен к выходу дес того элемента И, первый и второй входы которого соединены с пр мыми выходами соответственно первого и второго триггеров, вторые входы п того, шестого, седьмого , восьмого и дев того элементов И подключены соответственно к третьему , четвертому, п тому, шестому и седьмому выходам дешифратора, а с первого по шестой входы элемента ИЛИ соединены соответственно с выходами п того, шестого, седьмого, восьмого и дев того .элементов Ни входом управлени  запретом устройства .

Изобретение Относитс  к вычислительным цифровым устройствам и предназначено дл  использовани  в сисуемах управлени  дл  решени  вычислительных и логических задач в соответствии с записанной программой.

Цель изобретени  - упрощение схемы , управлени  вычислителем за счет исключени  из канала формировани  команд таких блоков цифрового вычислител , как арифметико-логический блок и блок оперативной пам ти, исключени  команд условный переход и применение только инкрементного метода изменени  адресов команд с сохранением возможности управлени  последовательностью опера1и1й с учетом логического выбора при решении задач. .

На фиг.1 приведена функциональна  С5сема устройства; на фиг.2 схема блока формировани  сигнала запрета операции.

Устройство управлени  последовательностью операций цифрового вычислител  () содержит блок 1 пам ти программ, блок 2 переключени  программ, включающий счетчик 3 команд , блок 4 формировани  команд, состо щий из регистра 5 команд и . шифратора 6 команд, разделенного на три пол ; поле 7 адресов, поле 8

коротких команд, поле 9 длинных команд , блок 10 выработки временных интервалов и сигналов микропрограммного управлени , состо щий из генератора 11 синхросигналов, счетчика 12 циклов, коммутатора 13 синхросигналов , коммутатора 14 циклов и блока 15 ключей, арифметико-логи-.

| ческий блок 16, состо ищй из трех регистров 17, 18 и 19, сумматора 20 и группы 21 элементов И, блок 22 оперативной пам ти, блок 23 формировани  сигнала запрета выполнени 

5 операции, состо 1чий из дешифратора 24 (фиг.2), элемента НЕ 25, четьфех входных элементов И 26-29, двух триггеров 30 и 31, регистра признаков , шести выходных элементов И 320 . 37 и элемента ИЛИ 38 на шесть входов , имеет магистраль 39 микрокоманд и информационную магистраль 40(фиг.1).Причем многоразр дный адресный вход блока 1 пам ти программ

5 соединен с выходом счетчика 3 команд . Группа информационных входов регистра 5 команд в блоке 4 формировани  команд соединена с группой информационных выходов блока 1 па0 , м ти программ. Группа информационных выходов регистра 5 команд соединена с информационными входами шифратора 6 команд, имеющего три пол  7,8 и 9. При этом перва  группа информационных выходов блока 4 соедин ет поле 7 адресов с блоком 15 ключей , втора  группа информационных выходов соедин ет поле 8 коротких команд с коммутатором 13 синхросигналов , треть  группа информационных выходов соедин ет поле 9 длинных команд с коммутатором 14 циклов, четверта  группа из трех информационных вьЕсодов соедин ет первый, второй и третий дополнительные разр ды регистра 5 команд в блоке 4 формировани  команд с первым, вторым и третьим входами дешифратора 24 соответственно в блоке 23 формировач ни  сигнала запрета операции.

Коммутатор 13 синхросигналов в блоке 10 имеет группу управл ющих выходов дл  св зи с магистралью 39 микрокоманд , управл ющие входы (от генератора 11 синхросигналов), один одноразр дный выход, объединенный с одноразр дным выходом коммутатора 14 циклов и соединенньй со счетным входом счетчика 3. Коммутатор 14 циклов в блоке 10 имеет два многоразр дных входа (от шифратора 6 и счетчика 12), группу управл ющих вьрсодов дл  св зи с магистралью 39 микрокоманд, управл ющий вход (от генератора синхросигналов 11) и один одноразр дный выход, соединенный со счетным входом счетчика 12. Многоразр дна  магистраль 39 микрокоманд присоединена к управл ющим входам блока 15 ключей и группы элементов 21 в блоке 16, кроме того, одноразр дна  управл юща  св зь из магистрали 39 соединена с первыми входами элементов26 - 29 в блоке 23 Блок 15 ключей имеет адресный выход, соединенньй с входом блока 22 оперативной пам ти. Блок 22 оперативной пам ти с помощью информационной магистрали 40 соединен с арифметикологическим блоком 16.

Группа элементов 21 в блоке 16 имеет многоразр дньй управл ющий выход , соединенньй с управл ющими входами регистров 17, 18 и 19 и сумматора 20, два одноразр дных входа, соединенных с элементом 38 в блоке 23 и младшим разр дом регистра 19 множител . Сумматор имеет три многоразр дных информационных входа, соединенных с регистрами 17, 18 и 19 многоразр дный информационный выход, соединенньй с регистром 17 результата . Регистр 18 имеет многоразр дный

информационньй выход, соединенньй с информационной магистралью 40. Сдвиговьй регистр 19 множител  имеет два многоразр дных информационных входа, соединенных с регистром 17 и информационной магистралью 40, одноразр дньй выход, соедин ющий младший разр д регистра 19 с группой элементов 21. Регистр 17 результата имеет три многоразр дных информационных выхода, соединенных с сумматором 20, регистром 19 и информационной магистралью 40. Знаковый разр д регистра 17 результата соединен с входом элемента 25 и третьими входами элементов 26 и 28 блока 23. Третьи входы элементов 27 и 29 соединены с выходом элемента 25. Вторые входы элементов 26 и 27 соединены с первым выходом дешифратора 24. Вторые входы элементов 28 и 29 соединены с вторым выходом дешифратора 24. Выход элемента 26 соединен с входом установки триггера 30, а выход элемента 27 соединен с входом сброса триггера 30. Выход элемента 28 соединен с входом установки триггера 31, а выход элемента 29 соединен с выходом сброса триггера 31. Пр мой выход триггера 30 соединен с первым входом элемента 32, а также с вторым входом элемента 37. Инверсньй выход триггера 30 соединен с первым входом элемента 33. Пр мой выход триггера 31 соединен с первым

входом элемента 34 и первым входом элемента 37. Инверсньй выход триггера 31 соединен с первым входом элемента 35. Выход элемента 37 соединен с первым входом элемента 36.

Вторые входы элементов 32-36 соединены с третьим, четвертым, п тым, шестым и седьмым выходами дешифрато-. ра 24 соответственно. Выходы элементов 32 - 36 соединены с первым, вторым , третьим, четвертым и п тым входами элемента 38. Шестой вход элемента ИЛИ 38 соединен с входом управлени  запретом устройства. Выход элемента 38 соединен с соответствующими входами арифметико-логического блока 16 и блока 22 оперативной пам ти.

Синхронизацию работы устройства . определ ет импульс Конец операции

41, формируемый блоком 10, который исход  из поступившей на его вход команды, отсчитывает временной интервал , необходимой дл  выполнени 

операций. Врем задающими элементами при этом  вл ютс  генератор 11, счетчик 12 и коммутаторы 13 и 14, Импульс Конец операции 41 переключает в следующее положение счетчик 3.

Устройство работает следующим образом .

После окончани  запроса по увеличенному на единицу адресу, сформированному счетчиком 3, в регистр 5 блока 4 из блока 1 записываетс  очередна  команда, три дополнительных разр да которой содержат информацию об обращении к блоку 23. Остальные разр ды команды группируютс  в шифраторе 6 в три пол  7,8 и 9, каждое из которых управл ет определенными элементами блока 10. Так, поле 8 коротких команд управл ет коммутатором 13, задава  последовательность управл кнцих микрокоманд . Поле 9 длинных команд управл ет коммутатором 14.

Генератор 11 св зан трем  св з ми (UQ й, Okj) с коммутаторами 13 и 14, которые переключают в нужной последовательности импульсы генератора 11 в линии микрокомандных импульсов в соответствии с кодом команды с выхода шифратора команд. При многоцикловых операци х прохождени  операции (Po.-.Pjj) задаютс  счетчиком 12. Блок 15 управл етс микрокомандой выборки операнда и адресом, получаемым из пол  7 адресов блока 4. Микрокоманды управлени  блоком 16 поступают в этот блок по магистрали 39 через группу элементов 21 и далее на входы регистров 17, 18 и 19 и сумматоры 20. Последний выполн ет функции, описываемые следую1цими формулами:

5н-(хн icHH- XnVh )-с;г:

), где SH- сумма вн -м разр де; Си - перенос в и -и разр д; , перенос в.(и+1)-й разр д; Х),,УЦ - складываемые числа.

Ланные ввод тс  и вывод тс  из блока 16 по информационной магистрали 40, котора  св зывает последний с блоком 22..

Микрокоманда 42, формируема  в следующий такт после импульса Конец операции у непосредственно после окончани  предь)дущей операции.

т.е. во врем , пока результат предьщущей операции еще находитс  в регистре 17, осуществл ет стробиро- . вание элементов 26-29 дл  занесени  5 признака в регистр признаков. При этом если в данной команде обращение к блоку 23 отсутствует, то в трех дополнительных разр дах содержатс  нули и в дешифраторе 24 возбужден неиспользуемый нулевой выход. Первый и второй вькоды дешифратора 24 управл ют согласно программе занесени  результата предыдущей операции из знакового разр да блока 16 через

5 элементы 26-29 в регистр признаков по микрокоманде 42 (триггеры 30 и 31), причем запись осуществл етс  парафазно, дл  чего при помощи элемента 25 формируетс  инверсное зна0 .чение сигнала из знакового разр да. Выходы дешифратора 24 с третьего по седьмой управл ют п тью элементами 32-36, через которые опрашиваютс  при наличии сигнала Запрет триггеры 30 и 31 регистра признаков. При этом в зависимости от содержани  информации в трех дополнительных разр дах изменение последовательности операций или Запрет осуществл етс 

0 по единице или по нулю в триггерах 31 и 30, а также по совпадению единиц в этих триггерах. Последнее осуществл етс  с помощью элемента 37. Выходы элементов 32-36 через элемент ИЛИ 38 управл ют запретом операции в блоке 16 и блоке 22. Кроме того , сигнал 43 запрета может быть подан через шестой вход элемента 38 с входа устройства. Ниже приведены

0 логические формулы, описьтающие работу коммутаторов 13 и 14 дл  слу- , ча  выполнени  короткой команды (сложени ) и длинной команды (умножени ), где прин ты следующие

5 обозначени :

Управл ющие сигналы: 2, - код операции Сложение 2q код операции Умножение. 0 Входные переменные:

Рд ,..., - циклы счетчика 12;

0 д 0 - синхросигналы с выхода генератора 11.

5 Выходные сигналы в магистрали 39 микрокоманд:

Операци  Сложение (первое слагаемое в регистре 17, второе в блоке 22), Запись в регистр 18 сла , Запись суммы в гаемого - Zj регистр 17 - 2- AI Импульс конца операций - 2,ё-Ац Занесение знака (42) в блок 23 -Zh+i bCrfle 2(,+, - код операции, следующей за данной). Операци  Умножение (множитель в регистре 17, множимое в блоке 22 Запись в регистр 18 - Z РО-О, Запись в регистр 19 -Z,- Запись единицы в регистр 17 (PI+Р + . ..+Piy), в этой операции логическое умножение на цифру анализируемого разр да множител  производитс  на одном из вентилей группы элементов 21(в зависимости от содержимого последнего разр да .регистра 19), Сдвиг вправо в регистре .+ ..., Сдвиг вправо в регистре 19 7.ц Oj., Формирование импульса конца операций - ZH Занесение знака (42) в блок 23 -diPo 18 Предложенное устройство-позвол в ет решать логические задачи выбора последовательности операции без использовани  операции Условный переход , что повышает информационную надежность, так как в формировании в этом случае не участвуют арифметико-логический блок и блок оперативной пам ти, и позвол ет понизить веро тность сбоев значительно. Посто нство рабочего цикла позвол ет исключить из вычислител  оборудова- Ние, требующее точное врем  , дл  решени  задач, например систему прерьгааний по меткам времени, упростить систему контрол  вычислител  во врем  заводской настройки и регламентных работ при эксплуатации и методику обнаружени  неисправности в св зи со строгой последовательностью выполнени  операций и отсутствием и вариантов циклов работы вычислител , что повышает надежность цифрового вычислител .

Claims (1)

1. УСТРОЙСТВО УПРАВЛЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТЬЮ ОПЕРАЦИЙ ЦИФРОВОГО ВЫЧИСЛИТЕЛЯ, содержащее блок памяти программ, счетчик команд, регистр команд, шифратор команд, генератор синхросигналов, счетчик циклов, коммутатор синхросигналов, коммутатор циклов, блок ключей, арифметико-логический блок и блок оперативной памяти, адресный вход и информационный вход-выход которого соединены соответственно с выходом блока ключей и информационным входом-выходом арифметико-логического блока, адресный вход и информационный выход блока памяти программ подключены соответственно к выходу счетчика команд и входу регистра команд, информационный выход которого соединен с входом шифратора команд, выходы поля адресов, поля коротких команд и поля длинных команд которого подключены соответственно к информационным входам блока ключей и коммутатора синхро сигналов и первому информационному ' входу коммутатора циклов, выход генератора синхросигналов соединен с управляющими входами коммутатора синхросигналов и коммутатора циклов, первые выходы которых объединены и подключены к управляющему входу блока ключей и входу кода операции арифметико-логического блока, вторые выходы коммутатора синхросигналов и коммутатора циклов объединены и соединены со счетным входом счетчика команд, а третий выход и второй информационный вход коммутатора циклов подключены соответственно к счетному входу и выходу счетчика циклов, отличающееся тем, что, с. целью упрощения, оно содержит блок формирования сигнала запрета операции, включающий дешифратор, элемент НЕ, два триггера, десять элементов И и элемент ИЛИ, выход которого соединен с входом запрета операции арифметикологического блока и управляющим входом блока оперативной памяти, первые входы первого, второго, третьего и четвертого элементов И подклю чены к старшим разрядам первых выходов коммутаторов синхросигналов и циклов, первый, второй и третий входы дешифратора соединены соответственно с первым, вторым и третьим выходами дополнительных разрядов регистра команд,, вторые входы первого и второго элементов И подключены к первому выходу дешифратора, вторые входы третьего и четвертого элементов И соединены с вторым выходом дешифратора, вход, элемента НЕ и тре1198521 >

   11 тьи входы первого и третьего элементов И подключены к выходу знака арифметико-логического блока, третьи входы второго и четвертого элементов И соединены с выходом элемента НЕ, вход установки, вход сброса, прямой и инверсный выходы первого триггера подключены соответственно к вы- . ходам первого и второго элементов И и первым входам пятого и шестого элементов Й, вход установки, вход сброса, прямой и инверсный выходы второго триггера соединены соответственно с выходами третьего и четвертого элементов И и первыми входами седьмого и восьмого элементов Й, первый вход девятого элемента И подключен к выходу десятого элемента И, первый и второй входы которого соединены с прямыми выходами соответственно первого и второго триггеров, вторые входы пятого, шестого, седьмого, восьмого и девятого элементов И подключены соответственно к третьему, четвертому, пятому, шестому и седьмому выходам дешифратора, а с первого по шестой входы элемента ИЛИ соединены соответственно с выходами пятого, шестого, седьмого, восьмого и девятого элементов Ии входом управления запретом устройства.