SU1495784A1

SU1495784A1 - Суммирующее устройство

Info

Publication number: SU1495784A1
Application number: SU874362779A
Authority: SU
Inventors: Павел Алексеевич Ким; Камил Салихович Алсынбаев; Владимир Аркадьевич Забелин; Николай Александрович Осипов
Original assignee: Вычислительный Центр Со Ан Ссср
Priority date: 1987-12-08
Filing date: 1987-12-08
Publication date: 1989-07-23

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации технических средств цифровых вычислительных машин и дискретной автоматики. Цель изобретени - сокращение аппаратурных затрат. Устройство содержит ассоциативный запоминающий блок 1, группы элементов И 2, 3, группы элементов задержки 4, 5, преобразователи 6, 7 двоичного кода в уплотненный код, блок 8 делени на два в уплотненном коде, содержащий группу элементов И 9, группу элементов ЗАПРЕТ 10 и элемент ИЛИ 11, входы 12 слагаемых, входы 13, 14 синхронизации и выход 15 результата. 1 ил.

Description

/5

(Л

Ij ш Plm 13

l«J«

13

V f

№

CO СЛ

00 4

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации техни- ческих средств цифровых вычислитель- Hiiix машин и дискретной автоматики.

Цель изобретени - сокращение аппаратурных затрат.

На чертеже представлена структур- на схема устройства.

Устройство содержит ассоциативный запоминающий блок 1, группы элементов И 2 и 3, группы элементов 4 и 5 задержки, преобразователи 6 и 7 дво- ичного кода в уплотненный код, блок 8 делени на два в уплотненном коде, содержащий группу элементов И 9, группу элементов ЗАПРЕТ 10 и элемент ИЛИ 11, входы 12 слагаемых, входы 13 и 14 синхронизации и выход 15 результата .

Устройство работает следующим образом .

На входы 12 поступают одноименные разр ды всех слагаемых, начина с младших разр дов. Преобразователь 6 преобразует поступающий на его входы двоичный код в уплотненный код, который через элементы И 2 поступает на входы блока В в течение тактового импульса по входу 13. Полученное в результате делени слово вл етс частью ассоциативного признака дл ассоциативного запоминающего блока 1. Второй частью признака вл ютс все, кроме первого, разр ды кода, считан- ного из 6jroKa 1. Обе части признака поступают на преобразователь 7 дв9ич ного кода в уплотненный код через элементы 5 и 4 задержки, причем сигнал с выхода остатка блока .8, сфор- мированнь1Й дизъюнкцией элементов ЗАПРЕТ 10 на элементе ИЛИ 11, поступае на преобразователь 7 без задержки, а сигналы с выходов целой части результата блока 8 элементами И 9 на входы элементов 5 задержки. Сформированный на -выходе преобразовател 7 признак дополнительно синхронизирует с импульсом по входу 14 с помощью элементов И 3. Така синхронизаци исключает вли ние неидеальности элементов 4 и 5 задержки. На выходе 15 формируетс очередной разр д суммы. Общее число тактов вычислени равно m n+Clog2N J,

где п - разр дность слагаемых; N - количество слагаемых.

Пусть необходимо просуммировать следующие семь слагаемых: 010110; 101011; 011011; 111111; 101110; 110011; 101010.

Обрабатываемые срезы на входе преобразовател 6 имеют вид: 0111010; 1111111; 1001100; 0111101; 1011010; 0101111.

На выходе преобразовател 6 обрабатываемые срезы имеют вид: 0001111; 1111111; 0000111; 0011111; 0001111; 0011111.

В течение первого тактового импульса , поданного на вход 13 синхронизации , на вход блока 8 подаютс младшие разр ды слагаемых, т.е. 0001111.

В результате преобразовани этого кода блоком 8 порождаетс слово 001I первый разр д которого О без задержки подаетс на первый вход преобразовател 7, а остальные через элементы 5 задержки - на соответствующие входы того же преобразовател . Так как в первом такте из блока 1 ничего не считываетс , то к приходу первого импульса по входу 14 синхронизации на все входы преобразовател 7 подаютс нули.

Сформированный признак с выхода преобразовател 7 кода - 0000000, с приходом тактового импульса по входу 14 поступает на признаковые входы блока 1. Следовательно, в первом такте из блока 1 считываетс слово 0000, первый разр д которого О вл етс младшим разр дом искомой суммы.

В течение второго, импульса, подан ;Ного на вход 13 синхронизации, на вход блока 8 с выхода преобразовател 6 подаетс второй разр д} ый срез слагаемых, т.е. код 1111111.

Он преобразуетс в код 1 1 J 1 . На входе преобразовател 7 формируетс слово 1011000 соответственно на его выходе 0000111, которое по приходу импульса по входу 14 поступает на признаковые входы блока 1, из которого считываетс слово ООП, первый разр д которого 1 вл етс вторым разр дом искомой суммы. .

В течение третьего импульса, поданного на вход 13 синхронизации, на вход блока 8 с выхода преобразовател 6 подаетс третий обрабатываемый срез 0000111. Блок 8 преобразовывает его в слово 1001. На входе преобразовател 7 формируетс слово 111100I соответственно на его выходе - 00111I1, которое при приходе импульса по входу 14 поступает на признаковый вход блока 1, из которого считываетс слово 0111, первый разр д которого I вл ет.с третьим разр дом искомой суммы.

Аналогичным образом устройство продолжает работу до получени дес того разр да суммы. Код суммы при этом 100100110, В восьмом и дев том тактах на вход преобразовател 6 поступают нулевые коды.

Форм у л .а изобретени

25

диативного запоминающего блока, о т-

Суммирующее устройство, содержащее 20 личающеес тем, что, с целью сокращени аппаратурных затрат, блок делени на два в уплотненном коде содержит группу элементов И, группу элементов ЗАПРЕТ и элемент ИЛИ, выход которого вл етс выходом остатка блока, а входы подключены к выходам элементов ЗАПРЕТ группы, информационные входы которых соединены с первыми входами соответствующих элементов И группы блока и подключены к соответствующим нечетным входам блока, управл ю11у1е входы элементов ЗАПРЕТ г руппы блока соединены с вторыми входами соответствующих элементов И группы блока и подключегш к соответствующим четным входам блоассоциативный запоминающий блок, первую и вторую группы элементов И, пер- 1вую и вторую группы элементов задержки , первый и второй преобразователи двоичного кода в уплотненный код и блок делени на два в уплотненном коде j причем входы первого преобразовател двоичного кода в уплотненный код соединены с входами слагаемых устройства, первые входы элементов И первой группы соединены с первым входом синхронизации устройства, вторые . входы - с соответствующими выходами первого преобразовател двоичного кода в уплотненный код, а выходы - с входами блока делени на два в уплотненном коде, выход первого разр да ассоциативного запоминающего блока соединен с выходом результата устрой30

35

ка, выходы элементов И группы блока

вл ютс выходам) тата блока.

целой части резульстиа , а выходы остальных разр дов с входами элементов задержки первой группы, выходы целой части результата блока делени ,на два в уплотненном

коде соединены с входами элементов

задержки второй гругтпы, выходы элементов задержки первой и второй групп и выход остатка блока деле({и на два

в уп/готненном коде соединены с входами второго преобразовател двоичного кода в уплотненный код, первые входы элементов И второй группы соединены с вторым входом синхронизации

устройства, вторые входы - с соответствующими выходами второго преобразовател двоичного кода в уплотненный код, а выходы - с входами ассо25

20

30

20

35

ка, выходы элементов И группы блока

вл ютс выходам) тата блока.

целой части резуль

Claims

Форм ул а изобретения

Суммирующее устройство, содержащее 2 ассоциативный запоминающий блок, первую и вторую группы элементов И, перовую и вторую группы элементов задержки, первый и второй преобразователи двоичного кода в уплотненный код и 2 блок деления на два в уплотненном коде, причем входы первого преобразователя двоичного кода в уплотненный код соединены с входами слагаемых устройства, первые входы элементов И з первой группы соединены с первым входом синхронизации устройства, вторые входы - с соответствующими выходами первого преобразователя двоичного кода в уплотненный код, а выходы с входами блока деления на два в уплотненном коде, выход первого разряда ассоциативного запоминающего блока соединен с выходом результата устрой ства, а выходы остальных разрядов ·· с входами элементов задержки первой группы, выходы целой части результата блока деления ,на два в уплотненном коде соединены с входами элементов задержки второй группы, выходы элементов задержки первой и второй групп !и выход остатка блока деления на два :в уплотненном коде соединены с входами второго преобразователя двоичного кода в уплотненный код, первые входы элементов И второй группы соединены с вторым входом синхронизации устройства, вторые входы - с соответствующими выходами второго преобразователя двоичного кода в уплотненный код, а выходы - с входами ассоциативного запоминающего блока, о тличающееся тем, что, с целью сокращения аппаратурных затрат, блок деления на два в уплотненном коде содержит группу элементов И, группу элементов ЗАПРЕТ и элемент ИЛИ, выход которого является выходом остатка блока, а входы подключены к выходам элементов ЗАПРЕТ группы, информационные входы которых соединены с первыми входами соответствующих элементов И группы блока и подключены к соответствующим нечетным входам блока, управляющие, входы элементов ЗАПРЕТ группы блока соединены с вторыми входами соответствующих элементов И группы блока и подключены к соответствующим четным входам блока, выходы элементов И группы блока являются выходами целой части результата блока.