SU531156A1 - Последовательный сумматор - Google Patents
Последовательный сумматорInfo
- Publication number
- SU531156A1 SU531156A1 SU1934362A SU1934362A SU531156A1 SU 531156 A1 SU531156 A1 SU 531156A1 SU 1934362 A SU1934362 A SU 1934362A SU 1934362 A SU1934362 A SU 1934362A SU 531156 A1 SU531156 A1 SU 531156A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- output
- node
- inputs
- signal
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к цифровым вычислительным машинам, в частности к сумматорам , и может быть использовано при построении арифметических устройств.
Известны последовательные сумматоры, построенные на основе одноразр дных комбинационных сумматоров, fl, 2, В извест ны.с сумматорах используетс два способа передачи цифры переноса из одного такта в другой: с задержкой переноса и с запо- минанием переноса. Недостатком таких устройств вл етс большое количество оборудовани .
Ближайшим аналогом изобретени вл етс последовательный сумматор, содержа- щий узел образовани суммы, выполненный на п ти элементах И-НЕ, и узел образовани и хранени сигнала переноса, выполненный на триггере с раздельными входами и двух элементах И-НЕ, причем к первому и второму входам четырех элементов И-НЕ узла oбpaзoвaIiи суммы и элементов И-НЕ узла образовани и хранени сигнала переноса подключены шины пр мого и инверсного значений двух слагаемых, к
третьим входам первого и второго элементов И-НЕ уапа образовани суммы подключен нулевой выход триггера узла образовани и хранени сигнала переноса, а выходы четырех элементов И-НЕ узла образовани суммы подключены ко входам п того элемента И-НЕ уала образовани суммы , выход которого вл етс выходом сумматора , к третьим входам элементов И-НЕ узла образовани и хранени сигнала переноса подключена тактова шина, а выходы их соединены соответственно с нулевым и единичным входами триггера узла образовани и хранени сигнала переноса Гз.
В таком сумматоре сигнал переноса поступает на входы узла образовани переноса сразу же по окончании переходных процессов в триггере узла образовани и хранени сигнала переноса, что может вызвать ненадежную работу сумматора.
Целью изобретени вл етс повышение надежности работы сумматора,
С этой целью узел образовани и хранени сигнала переноса содержит третий элемент И-НЕ, первый вход которого соеда-
нен с нулевым выходом триггера, второй вход - с выходом первого элемента И-НЕ ysfia образовани и хранени сигнала переноса , а выход - с четвертым входом этого элемента и с третьими входами третьего и четвертого элементов И-НЕ узла образовани суммы, выход четвертого элемента И-НЕ узла образовани суммы соединен с четвертым входом, а четвертый вход - с выходом второго элемента И-НЕ уапа об- разовш и и хранени сигнала переноса.
На чертеже представлена схема последовательного сумматора, содержащего узел 1 образовани суммы и узел 2 образовани и хранени сигнала переноса. Узел 1 состоит из элементов 3-7, причем выход элемента И-НЕ 7 вл етс выходом сумматора на котором последовательно формируетс сигнал значени суммы 5- каждого разр да Узел 2 состоит из триггера с раздельными входами 8, образованного элементами 9 и 10, и элементов И-НЕ 11. 12 и 13. К первому и второму входам элементов 3, 4, 5, 6, 11 и 12 подключены шины пр мого и инверсного значений двух слагаемых, выходы элементов 3, 4, 5 и 6 подключены ко входам элемента 7, выходы элементов 11 и 12 подключены соответственно к нулевому и единичному входам триггера , нулевой выход которог о подключен к третьим входам элементов 5 и 6 и к первому входу элемента 13, ко второму входу которого подключен выход элемента 11, и выход его соединен с третьими входами элементов 3, 4 и 11, К третьему входу элемента 12 подключен выход элемента 3, а выход его соединен с четвертым входом элемента 3, К четвертым входам элементов 11 и 12 подключена тактова шина
В начальный момент времени триггер узла образовани и хранени сигнала переноса установлен в нулевое состо ние, В этом случае на выходе элемента 10 - логический О, т.е. отсутствует сигнал переноса, на выходе элемента 9 - логическа 1, т, е. имеетс сигнал инверсии переноса. Поркольку тактовый импульс отсутствует (равен логическому О), то на выходах элементов 11 и 12 - логические 1, следовательно , значение сигнала на выходе элемента 13 совпадает со значением сигнала на выходе элемента 10 и равно Cj , Суммирование входных сигналов и сигнала переноса производитс сумматором в соответствии С таблицей истинности.
Значени входного сигнала С; в каждой строке таблицы указаны на тот момент времени , когда значени выходных сигналов элементов 3-8, 9-13 еще не изменились под действием значений входных сигналов данной конкретной строки таблицы. Так, например , в восьмой строке значение С равно логическому О, а значение выхода элемента 10 равно логической 1. Это означает , что С равно логическому О в начальный момент времени, а как только поступит импульс (логическа 1) Т на тактовую шину, то по окончании переходных процессов на выходе элемента 10 установитс логическа 1, т, е, фактически и сигнал С{ станет равным логической 1, хот в столбце С стоит О, показыва , что это значение было до начала поступлени сигнала Т . Значени выходов элементов 3-9-13 указаны на тот момент времениз когда переходные процессы закончились, после подачи соответствующих входных сигналов.
Таким образом, введенные в устройство элемент И-НЕ и св зи предотвращают формирование ложных значений суммы в момент действи тактирующего сигнала, что повышает надежность работы сумматора.
Claims (3)
1. Каган Б, М., Каневский М. М. Цифровые вычислительные машины и системы , М., Энерги , 1970 г., стр. 225-226.
2.Авт. свид. СССР № 453692 М. Кл G 06 F 7/50, от 7.12.72 г.
3.Вычислительна техника. Справочник 1, И, под ред. Г. Д. Хаски и Г, А. Корн, М-Л., Энерги , 1964 г., стр. 350-352, рис. 15-10-1 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1934362A SU531156A1 (ru) | 1973-06-15 | 1973-06-15 | Последовательный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1934362A SU531156A1 (ru) | 1973-06-15 | 1973-06-15 | Последовательный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU531156A1 true SU531156A1 (ru) | 1976-10-05 |
Family
ID=20557206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1934362A SU531156A1 (ru) | 1973-06-15 | 1973-06-15 | Последовательный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU531156A1 (ru) |
-
1973
- 1973-06-15 SU SU1934362A patent/SU531156A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3212010A (en) | Increasing frequency pulse generator for indicating predetermined time intervals by the number of output pulses | |
SU531156A1 (ru) | Последовательный сумматор | |
GB1426421A (en) | Apparatus for extracting the square root of a binary number | |
US2840306A (en) | Di-function multiplexers and multipliers | |
SU480080A1 (ru) | Генератор функций уолша | |
SU365704A1 (ru) | ||
SU365703A1 (ru) | УСТРОЙСТВО дл ВЫПОЛНЕНИЯ ОПЕРАЦИИ ПОТЕНЦИРОВАНИЯ | |
SU534875A1 (ru) | Реверсивный счетчик | |
SU809167A1 (ru) | Устройство дл сравнени двоичныхчиСЕл | |
SU741321A1 (ru) | Посто нное запоминающее устройство | |
SU576574A1 (ru) | Устройство дл перебора сочетаний | |
SU444330A1 (ru) | Быстродействующий счетчик | |
SU586552A2 (ru) | Устройство дл формировани серий пр моульных импульсов | |
SU492882A1 (ru) | Устройство дл определени медианы | |
SU463234A1 (ru) | Устройство делени времени циклов на дробное число интервалов | |
SU748880A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU445043A1 (ru) | Комбинационно-накапливающий сумматор | |
SU435523A1 (ru) | Устройство вычитания | |
SU792559A1 (ru) | Цифровой коррел ционный фильтр | |
SU483792A1 (ru) | Распредитель импульсов | |
SU400005A1 (ru) | Генератор случайных функций | |
SU126668A1 (ru) | Способ параллельного умножени в цифровых вычислительных машинах и устройство дл осуществлени способа | |
SU470927A1 (ru) | Устройство мажоритарного декотировани при трехкратном повторении дискретной информации | |
SU556500A1 (ru) | Ячейка пам ти дл сдвигового регистра | |
SU378844A1 (ru) | Двоичный параллельный сумматор накапливающего типа |