SU1057944A2 - Устройство дл вычислени экспоненциальной функции - Google Patents

Abstract

I. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНЦИАЛЬНОЙ ФУНКЦИИ по авт.св. №896619, от л ич а rout е е с   тем, что, с целью расширени  класса решаемых задач путем дополнительного вычисле.ни  логарифмической функции, в него введены блок управлени , третий регистр сдвиг га, регистр аргумента, второй и третий элементы ИЛИ, четвертый, п тый и шестой элементы И, второй элемент задержки, третий триггер, коммутатор и схема сравнени , причем первый выход Склока управлени  соединен с входом регистра аргумента, выход которого соединен с первым информационным входом схемы сравнени , вХод синхронизации которой соединен с вторым выходом блока управлени , третий выход которого подключен к первому входу первого триггера, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнени , второй игформационный вход которок соединен с выходом коммутатора , первый информационный вход которого соединен с информационным входом третьего регистра сдвига и выхо- / дом третьего элемента ИЛИ, первый вход которого соединен с пр мым выходом третьего триггера, первый .вход которого соединен с выходом п того элемента И, первый вход которого соединен с пр мым выходом первого триггера , входы синхронизации первого, второго и третьего регистров сдвига соединены с четвертым выходом блока управлени , п тый выход которого соединен с вторым входом четвертого элемента И,-шестой выход блока управлени  соединен с вторыми входами .Q второго и п того элементов И и вхо$ дом сброса схемы сравнени , седьмой сл выход блока управлени  соединен с с входами записи первого и второго регистров сдвига, восьмой выход блока управлени  сое1динен с входами ввода данных второго и записи третьего регистров сдвига и вторым входом вто . рого элемента ИЛИ, входы ввода данных первого и третьего регистров ел vj сдвига соединены с входом нулевого : потенциала устройства, вход задани  г 4; 1 режима которого соединен с управл ющим входом коммутатора, второй информационный вход которого соединен с выходом первого элемента ИЛИ, выход третьего регистра сдвига соединен с первым входом шестого элемента И и вторым входом третьего тригг.ера, инверсный выход которого соединен через второй элемент задержки с вторым входом шестого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ.

Description

2. Устройство по п. 1, отличающеес  тем, что, блок управлени  содержит генератор импульсо распределитель импульсов, элемент НЕ, элемент ИЛИ-НЕ, элемент И, ключ, генератор одиночных импульсов, коммутатор , триггер и элемент ИЛИ, причем выход генератора импульсов соединен с входом распределител  импульсов и через элемент НЕ - с. первыми входами элементов ИЛИ-НЕ и И, вторые входы которых соединены соответственно с первым и вторым выходами распределител  импульсов, выходы которого соединены с первым выходом блока управлени , первый выход распределител  импульсов подключен к первому входу элемента ИЛИ, выход элемента И соединен с первыми входами триггера и генератора одиночных

импульсов, второй вход и выход которого соединены соответственно с выходом ключа и информационным входом коммутатора, управл ющий вход которого  вл етс  входом задани  режима блока управлени , управл ющий и информационный входы ключа соединены соответственно с входом начального запуска и входом нулевого потенциала блока управлени , первый выход коммутатора соединен с вторым входом триггера, выход которого соединен с вторым входом элемента ИЖ, выходы с второго по восьмой блока управлени  соединены соответств енно с выходом элемента ИЛИ-НЕ, вторым выходом коммутатора,выходом генератора импульсов ,выходом элемента И,первым выходом распределител  импульсов,выходом элемента ИЛИ и выходом триггера,

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в вычислительнь1х устройствах и устройствах дискретной автоматики дл  вычислени  экспоненциальной или логарифмической функции . По основному авт.св. № 896619 известно устройство, содержащее два регистра сдвига, сумматор, два триггера , три элемента И, элемент ИЛИ и элемент задержки, причем первый выход сумматора соединен через первый регистр сдвига с его первым входом, первый вход и пр мой выход первого триггера соединены соответственно с входной шиной устройства и с перBbiM входом первого элемента И, выход которого соединен с вторым входом сумматора, второй выход которого сое динен с первым входом второго элемен та И, выход которого соединен с первым входом второго триггера, второй вход которого подключен к выходу вто рого регистра сдвига и к первому вхо ду третьего элемента И, второй вход которого через первый элемент задержки соединен с инверсным выходом второго триггера, пр мой выход которого подключен к первому входу первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом третьего элемента И и с вторым входом первого элемента И, подключенного вторым входом к входу BTopqro регистра сдвига ij . Недостаток устройства заключаетс  в ограниченных функциональных возможност х . Цель изобретени  - расширение класса решаемых задач Путем дополнительного вычислени  логарифмической функции. Поставленна  цель достигаетс  тем, что в устройство дл  вычислени  экспоненциальной функции дополнительно введены блок управлени , третий регистр сдвига, регистр аргумента , второй и третий элементы ИЛИ, четвертый, п тый и шестой элементы И, второй элемент задержки, третий триггер коммутатор и схема сравнени , причем первый выход блока управлени  соединен с входом регистра аргумента, выход которого соединен с первым информационным входом схема сравнени , вход синхронизации которой соединен с вторым выходом блока управлени , третий выход которого подключен к первому входу первого триггера, второй вход кото-, роге соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнени , второй информационный вход которой соединен с выходом коммутатора, первый информационный вход которого соединен с информационным входом третьего регистра сдвига и выходом третьего элемента ИЛИ, первый вход которого соединен с пр мым выходом третьего триг гера, первый вход которого соединен с выходом п того элемента И, первый вход которого соединен с пр мым выхо дом первого триггера, входы синхронизации первого, второго и третьего регистров сдвига соединены с четвертым выходом блока управлени , п тый выход которого соединен с вторым вхо дом четвертого-элемента И, шестой выход блока управлени  соединен с вторыми входами второго и п того эле ментов И и входом сброса схемы сравнени , седьмой выход блока управлени  соединен с входами записи первого и второго регистров сдвига, восьмой выход блока управлени  соединен с входами ввода данных второго и записи третьего регистров сдвига и вторым входом второго элемента ИЛИ, входы ввода данных первого и третьего регистров сдвига соединены с входом нулевого потенциала устройства, вход задани  режима которого соединен с управл ющим входом коммутатора , второй информационный вход которого соединен с выходом первого элемента ИЛИ, выход третьего регистра сдвига соединен с первым входом шестого элемента И и вторым входом третьего триггера, инверсный выход которого соединен через второй элемент задержки с вторым входом шестого эле мента И, выход которого соединен-с вторым входом третьего элемента ИЛИ, Причем блок управлени  содержит генератор импульсов, распределитель импульсов, элемент НЕ, элемент ИЛИНЕ , элемент И, ключ, генератор одиночных импульсов, коммутатор, триггер и элемент ИЛИ, причем выход генератора импульсов соединен с входом распределител  импульсов и через элемент НЕ - с первыми входа.ми элементов ИЛИ-НЕ и И, вторые йходы которых соединены соответственно с пер 444 вым и вторым выходами распределител  импульсов, выходы которого соединены с первым выходом блока управлени , первый выход распределител  импульсов подключен к первому входу элемента ИЛИ, выход элемента И соединен с первыми входами триггера и генератора одиночных импульсов, второй вход и выход которого соединелы соответственно с выходом ключа и информационным входом коммутатора, управл ющий вход которого  вл етс  входом задани  режима блока управлени , управл ющий и информационный входы ключа соединены соответственно с входом начального запуска и входом нулевого потенцигша блока управлени , первый выход коммутатора соединен с вторым входом триггера, выход которого соединен с вторым входом элемента ИЛИ, выходы с второго по восьмой блока управлени  соединены соответственно с выходом элемента ИЛИНЕ , вторым выходом коммутатора, выходом генератора импульсов, выходом элемента И, первым выходом распределител  импульсов, выходом элемента ИЛИ и выходом триггера. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - блок-схема блока управлени  и регистра аргумента; на фиг. 3 - по сн ющие работу , устройства диаграммы. Устройство дл  вычислени  экспоненциальной функции содержит регистры 1-3 сдвига, сумматор 4, триггеры 5-7, блок 8 управлени , регистр 9 аргумента, схему 10 сравнени , элементы И 11-16 элементы ИЛИ 17-19, элементы 20 и 21 задержкии коммутатор 22. Блок управлени  содержит генератор 23 импульсов, распределитель 24 импульсов, генератор 25 одиночных импульсов , ключ 26, коммутатор 27, триггер 28, элемент HJM 29, элемент ИЛИ-НЕ 30, элемент И 31, элемент НЕ 32, выходы 33-39 блока управлени . Регистр аргумента содержит коммутатор 40 элемент ИЛИ 41 и выход регистра 42, Устройство дл  вычислени  экспоненциальной функции работает следующим образом. Генератор 23 тактовых импульсов блока 8 управлени  вырабатывает последовательность импульсоЕ), из которых распределитель 24 импульсов на п каналов (где п - количество разр дов регистров 1-3 сдвига) формирует п последовательностей импульсов длительностью (/г-г (где f - тактова  частота генератора 23) с периодом и сдвинутых друг относительно друга на врем  .

С помощью коммутатора 40, который может быть выполнен в виде л-разр дного клавишного переключател , набирают дополнительный двоичньй код отрицательного значени  аргумента дп  вычислени  экспоненциальной функции либо пр мой двоичный код положительного значени  аргумента дл  вычислени  логарифмической функции. Коммутатор 40 подключает в единичных разр дах соответствующие выходы распределител  24 импульсов к входам элемента ИЛИ 41, на выходе которого формируетс  последовательный п-разр дный двоичный код набранного значени  аргумента.

В исходном состо нии коммутатором 27 блока 8 управлени  подключают выход генератора 25 одиночных импульсов к второму входу триггера 28. Затем с помощью ключа 26 запускают генератор 25 одиночных импульсов, на вход которого поступает последовательность импульсов с выхода элемента И 31, котора  формируетс  из инвертированных элементом НЕ 32 тактовых импульсов и сигналов п-1-го выхода распределител  24 импульсов.

Выходной сигнал генератора 25 одиночных импульсов устанавливает триггер 28 в единичное .состо ние, в котором он находитс  до следующего импульса, действующего на выходе элемента И 31. Единичный сигнал пр мого выхода триггера 28 поступает по шине 39 на восьмой выход блока 8 управлени  и далее на вход ввода данных регистра 2 сдвига, вход .записи регистра 3 сдвига и через элемент ИЛИ 18 на второй вход триггера 5, сбрасыва  его в нулевое состо ние . Одновременно единичный сигнал триггера 28 через элемент ИЛИ 29 поступает по щине 38 на.седьмой выход блока 8 управлени  и далее на входы записи регистров 1 и 2 сдвига. Так как входы ввода данных регистров 1 и 3 сдвига соединены с шиной логического нул , то под действием тактовых импульсов четвертого выхода блока 8 управлени  в разр ды регистров 1 и 3 сдвига записываютс  нулевые коды. Поскольку на вход ввода данных регистра 2 сдвига поступает единичный сигнал в течение п тактов с седьмого выхода блока 8 управлени , то под действием тактовых импульсов четвертого выхода блока 8 управлени  во все разр ды регистра 2 сдвига записываютс  единичные коды. В процессе сдвига с выходов регистров 2 и 3 информации, сформированного в результате предшествующей работы устройства , триггеры 6 и 7 устанавливаютс  в нулевое состо ние, элементы И 12 и 15 блокированы нулевыми сигналами выхода переноса сумматора 4 и пр мого выхода триггера 5 соответственно.

Таким образом, в исходном состо - НИИ в регистрах 1 и 3 сдвига-во всех разр дах содержитс  нулевой код, а в регистре 2 сдвигаво всех разр дах единичны) код, кроме старшего п-го,

так как после сброса триггера 28 на входе ввода данных регистра 2 сдвига действует нулевой сигнал, а на вход записи регистра 2 сдвига в каждом п-ом такте через элемент ИЛИ 29

поступает единичный сигнал п-го выхода распределител  24 импульсов. По этой же причине в п-ом разр де кода, формируемого в процессе вычислений в регистре И сдвига, всегда записан

ноль.

После установки устройства в исходное состо ние коммутатором 27 подключают выход генератора 25 одиночных импульсов к щине 34, котора 

соединена с первым входом триггера 5. Затем коммутатором 22 устанавливают режим работы устройства. Коммутатор 22 подключает второй информационный вход блока 10 сравнени 

к выходу элемента ИЛИ 19 в режиме вычислеш-1Я экспоненциальной функции либо к выходу элемента ИЛИ 17 в режиме вычислени  логарифмической функции .

В режиме вычислени  функции от начальных условий Уо 1, в регистрах 2 и 3 сдвига формируютс  двоичные коды функции и аргумента соответственно. В режиме вычислени  функции от начальных условий у.0, Хо 1 двоичные коды функции -и аргумента формируютс  в регистрах 3 и 2 сдвига соответственно. Работа устройства в режимах вычисле ни  экспоненциальной н логарифмической функций аналогична. Запуск процесса вычислений осуществл етс  кнопочным переключателем , который запускает генератор 25 одиночных импульсов блока 8 упра лени . Выходной импульс генератора 25 одиночных импульсов поступает с третьего выхода блока 8 управлени  на первый вход-триггера 5, устанавлива  его в единичное состо ние, в котором сигнал пр мого выхода триггера 5 снимает блокировку элементов И 11 и 15. После установки триггера 5 в еди ничное состо ние первый импульс последовательности , синхронизирующей а-е такты работы устройства, поступает с шестого -выхода блока 8 управлени  через элемент И 15 на первьшг вход триггера 7 и устанавливает его в единичное состо ние,в котором он находитс  п тактов, так ка с выхода регистра 3 сдвигаютс  нуле вые сигналы. Единичный сигнал пр мого выхода триггера 7 через элемен ИЛИ 19 поступает на информационный вход регистра 3 сдвига, во все разр ды которого под действием тактовы импульсов записываютс  единичные коды, что соответствует дополнитель ному коду единицы младшего разр да. Второй импульс последовательност шестого выхода блока 8 управлени  , поддерживает триггер 7 в единичном состо нии в течение .очередного п-го такта, что обеспечивает запись в п-й разр д кода регистра 3 сдвига единичного сигнала отрицательного знака. В следующем такте единичный сигнал первого разр да кода, сдвигаемого , с выхода регистра 3, сбрасы вает триггер 7 в нулевое состо ние. Элемент 21 задержки на такт поддерживает на выходе в течение этого та та нулевой сигнал инверсного выхода триггера 1 его предыдущего состо ни  j что обеспечивает блокировку элемента И 16 и стирание единицы в первом разр де кода, сдвигаемого с выхода регистра 3 сдвига, так как на первом и втором входах элемента ИЛИ 19 действуют нулевые сигналы выхода элемента И 16 и пр мого выхо да-триггера 7. К моменту сдвига с вьп:ода регистра 3 второго разр да к да на выходе элемента 21 задержки устанавливаетс  единичный сигнал, который снимает блокировку элемента И 16, что обеспечивает подключение выхода регистра 3 сдвига к его информационному входу через элементы И 16 и ИЛИ 19. Таким образом, после второго шага вычислений в ре-, гистре 3 сдвига формируетс  дополнительный двоичный код 111... 10..На последующих шагах в регистре 3 сдвига формируетс  аналогичным образом дополнительный двоичный код отрицательного значени  аргумента э кспоненциальной функции или отрицательного значени  логарифмической функции. Рассмотрим процесс формировани  кодов в регистрах 1 и 2 сдвига с момента установки триггера 5 в единичное состо ние. В это врем  единичный сигнал инверсного выхода триггера 6 через элемент 20 задержки на такт действует на втором входе элемента И 13, а на первом входе элемента ИЛИ I7 действует нулевой сигнал пр мбго выхода триггера 6. Начальный двоичный код 011I ... 1 сдвигаетс  с выхода регистра 2 через элемент И 13, ИЛИ 17 и И II на второй вход сумматора 4 и с его первого выхода суммы поступает на информационный вход регистра 1 сдвига и записываетс  в него на врем  п тактов под действием тактовых импульсов четвертого выхода блока 8 управлени , В следующие п тактов (на втором шаге вычислений ) на первый вход сумматора 4 с выхода регистра 1 сдвигаетс  двоичный код 0111 ... 1, а на второй вход сумматора ч поступает с выхода регистра 3 сдвига через элементы И 13, krffl 17 и И 11 такой же двоичный код 0111...1. В результате суммировани  последовательнь1м двоичнь1м сумматором 4 на его втором выходе формируетс  сигнал переноса в п-й разр д, который приводит к срабатыванию элемента И 12 в момент п-го такта. Триггер 6 устанавливаетс  в единичное состо ние и поддерживаетс  в нем в течение п-го такта. В это врем  на входе записи регистров 1 и 2 сдвига действует импульс п-го такта с седьмого выхода блока 8 управлени , который блокирует запись .единичного сигнала в п-е разр ды кодов регистров I и 2 сдвига. Триггер 6 сбрасываетс  в нулевое состо ние единичным сигналом парного разр да кода, сдвигаемого с выхо да регистра 2. Элемент 20 задержки на такт поддерживает на выходе в те чение такта нулевой сигнал инверсно го выхода триггера 6 его предыдущего состо ни , что обеспечивает блокировку элемента И 13 во врем  сдви га первого разр да кода с выхода регистра 2 сдвига. На первом и втором входах элемента ИЛИ 17 действуют нулевые сигналы пр мого выхода триггера 6 и выхода элемента И 13 соответственно. Нулевой сигнал выхо да элемента ИЛИ 17 обеспечивает запись нули в первом разр де кода, сдвигаемого в регистре 2. К моменту сдвига с выхода регистра 2 второго разр да-кода на выходе элемента 20 задержки устанавливаетс  единичный сигнал, который открывает элемент И 13. Таким образом, остальные разр ды кода, начина  с второго разр да , поступают с выхода регистра 2 сдвига на его информационный вход через элементы И 3 и И.ПИ 17 без изменени . В регистр 2 сдвига записываетс  двоичный код 0111.10, который также с выхода элемента ИЛИ 1 через элемент И I1 поступает на вто рой вход сумматора 4, на первый вхо которого сдвигаетс  содержимое регистра 1 сдвига. Дальнейшие вычислени  выполн ютс  аналогичным образом , причем за врем  п тактов про изводитс  каждый последуюишй таг вы числений. В режиме вычислени  экспоненциальной функции вычисление выполн ет с  до тех пор пока па вглходе элемен та ИЛИ 19 не сформируетс  дополнительный последовательный двоичный к аргумента, который равен заданному на коммутаторе 40 задатчика 9 значению аргумента. В этом случае срабатывает блок 10 сравнени , на выходе которого формируетс  единичный сигнал, открывающий элемент И 14. Импульсьгый сигнал п того выхода блока 8 управлени  проходит через элементы И 14 и ИЛИ 18 на второй вход триггера 5 и сбрасывает его в нулевое состо ние, в котором сигнал его пр мого входа блокирует элементы И 11 и 15. В регистрах 2 и 3 сдвига фиксируютс  динамическим способом двоичный код экспоненциальной функции и дополнительный код отрицательного значени  аргумента. В режиме вычислени  логарифмиЧеской функции вычислени  выполн ютс  до тех пор, пока на выходе элемента ИЛИ 17 не с.,формируетс  двоичный код аргумента, который .равен заданному на задатчике 9 значению аргумента . В этом случае аналогичным образом срабатывает блок 10 сравнени , триггер 5 сбрасываетс  в нуле- вое состо ние, элементы И 11 и 15 блокируютс  сигналом пр мого выхода триггера 5, а в регистрах 3 и 2 сдвига фиксируютс  динамическим способом дополнительный код отрицательного значени  логарифмической функции и пр мой код положительного значени  аргумента соответственно. На фиг, 3 приведена временна  диаграмма дл  случа  вычислени  логарифмической функции при . Положительный уровень соответствует единичному значению сигнала. Заданное значение аргумента равно 0.100, где точкой отделен знаковьй разр д.

JJ

J J JffJ7 Jd Jff

L

ф1/г.2

aL

10,1

/

t

.I

lЛJlГlЛJшnгlЛJlГlnлJlruшJmrlлллJг L

Claims (1)

1. ί. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНЦИАЛЬНОЙ ФУНКЦИИ по авт.св. №896619, отличающ е е с я тем, что, с целью расширения класса решаемых задач путем дополнительного вычисления логарифмической функции, в него введены блок управления, третий регистр сдвигга, регистр аргумента, второй и третий элементы ИЛИ, четвертый, пятый и шестой элементы И, второй элемент задержки, третий триггер, коммутатор и схема сравнения, причем первый выход блока управления соединен с входом регистра аргумента, выход которого соединен с первым информационным входом схемы сравнения, вход синхронизации которой соединен с вторым выходом блока управления, третий выход которого подключен к первому входу первого триггера, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнения, второй информационный вход которой соединен с выходом коммутатора, первый информационный вход которого соединен с информационным входом третьего регистра сдвига и выхо- _; дом третьего элемента ИЛИ, первый вход которого соединен с прямым выходом третьего триггера, первый вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом первого триггера, входы синхронизации первого, второго и третьего регистров сдвига соединены с четвертым выходом блока управления, пятый выход которого соединен с вторым входом четвертого элемента И,-шестой выход блока управления соединен с вторыми входами второго и пятого элементов И и вхо⁴дом сброса схемы сравнения, седьмой выход блока управления соединен с входами записи первого и второго регистров сдвига, восьмой выход блока управления соединен с входами ввода данных второго и записи третьего регистров сдвига и вторым входом второго элемента ИЛИ, входы ввода данных первого и третьего регистров сдвига соединены с входом нулевого , потенциала устройства, вход задания режима которого соединен с управляющим входом коммутатора, второй информационный вход которого соединен с выходом первого элемента ИЛИ, выход третьего регистра сдвига соединен с первым входом шестого элемента И и вторым входом третьего тригг.ера, инверсный выход которого соединен через второй элемент задержки с вторым входом шестого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ.

   .„SU „,.1057944 >

   7.. Устройство по π. 1, отличающееся тем, что, блок управления содержит генератор импульсов, распределитель импульсов, элемент НЕ, элемент ИЛИ-НЕ, элемент И, ключ, fs генератор одиночных импульсов, коммутатор, триггер и элемент ИЛИ, причем выход генератора импульсов соединён с входом распределителя импульсов и через элемент НЕ - с. первыми входами элементов ИЛИ-НЕ и И, вторые входы которых соединены соответственно с первым й вторым выходами распределителя импульсов, выходы которого соединены с первым выходом блока управления, первый выход распределителя импульсов подключен к первому входу элемента ИЛИ, выход · элемента И соединен с первыми входами триггера и генератора одиночных импульсов, второй вход и выход которого соединены соответственно с выхо дом ключа и информационным входом коммутатора, управляющий вход которого является входом задания режима блока управления, управляющий и информационный входы ключа соединены соответственно с входом начального запуска и входом нулевого потенциала блока управления, первый выход коммутатора соединен с вторым входом триггера, выход которого соединен с вторым входом элемента ИЛИ, выходы с второго по восьмой блока управления соединены соответственно с выходом элемента ИЛИ—НЕ, вторым выходом коммутатора,выходом генератора импульсов ,выходом элемента И,первым выходом распределителя импульсов выходом элемента ИЛИ и выходом триггера. ^г