SU1254476A1 - Устройство дл вычислени квадратного корн - Google Patents

Abstract

Изобретение может быть использовано в специализированных вычислител х автоматизированных систем управлени  при решении уравнений. Целью изобретени   вл етс  повышение быстродействи  при вычислении значени  квадратного корн  за счет уменьшени  величин такта работы устройства посредством введени  блока синхронизации вычислени  6. Установившеес  состо ние в устройстве достигаетс  в случае, когда значение кода на выходе первого сумматора 4.1 не будет равно значению кода на выходе группы триггеров 5. В противном случае любое изменение на входе величины подкоренного значени  F или неравенство значени  на выходах первого сумматора значению на выходах группы триггеров через блоки преобразовани  пр мого кода в дополнительный 2.1, 2.2, 2.3 и умножитель 3 вызовет изменение на выходе первого сумматора, которое запускает блок синхронизации вычислений, который на врем  переходного процесса блокирует перезапись значени  с выхода первого сумматора на выход группы триггеров. Такт работы устройства определ етс  тактом работы бдока синхронизации вычислени . 1 з.п. ф- лы, 2 ил. i (О

Description

Изобретение относитс  к вычислительной технике и, может быть использовано в специализированных устройствах дл  решени  уравнени  в автома тизированных системах управлени .

Целью изобретени   вл етс  повышение быстродействи  за счет минимизации величины задержки вычислени  вследствие асинхронного определени  интервала переходного процесса.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - структура блока синхронизации вычислений.

Устройство содержит вход 1 величины подкоренного устройства, пер- вый - третий преобразователи 2.1-2.3 пр мого кода з дополнительный умножитель 3, первый 4.1 и второй 4.2 сумматоры, группу триггеров 5, блок синхронизации вычислений, выход 7 значени  квадратного корн  устройства .

Блок 6 синхронизации вычислений содержит группу формирователей импульсов 8 и элемент И 9.

Устройство функционирует следующим образом.

Работа устройства в случае представлени  информации четырьм  двоичными разр дами с фиксированной зап той перед старшим разр дом.

На вход величины подкоренного значени  устройства подаетс  число F Рассмотрим работу устройства при.установившемс  решении х , равном корню квадратному из F.

На выходе первого преобразовател  пр мого кода в дополнительный 2.1 образуетс  дополнительный код Хл, (1-х), на выходе умножител  3 по витс  значение числа х„.у , на выходе второго преобразовател  2.2 пр мого кода в дополнительный образуетс  дополнительный код числа .

Третий преобразователь пр мого кода в дополнительный формирует дополнительный код числа , второй сумматор 4.2 вычисл ет значение чис- ла 4 хл.х +Fa+x.

Р о

Млад1пие четыре разр да i подаютс  на младшие четыре раз рда третьего входа первого сумматора 4.1, а на старшие четьфе и на знаковый разр д третьего входа первого сумматора подаетс  значение знакового разр да с выхода второго сумматора 4.2. На выходе первого сумматора 4.1 формируетс  значение искомого +F+Л.

5

0

5

0

5

0

5

5

Полученные четыре старших разр да с вЬгкода первого сумматора 4.1 соответствуют установившемус  состо нию схемы ,1000. Аналогично можно рассмотреть работу устройства и при другом устойчивом состо нии.

Рассмотрим работу схемы устройства с блоком синхронизации вычислений.

При изменении значени  любого разр да числа F, поступающего на вход 1 устройства, на выходе первого сумматора 4.1 начинает измен тьс  соответствующий разр д числа х . При этом блок 6 синхронизации вычислений вырабатывает значение О, который запрещает перезапись изнен к:щегос  значени  X (до окончани  переходного процесса в первом сумматоре 4,1) на выход группы триггеров 5.

После того, как выходы первого сумматора 4.1 примут устойчивое состо ние , блок синхронизации вычислений 6 вырабатывает значение 1 и, этим самым производит перезапись полученного нового значени  X на выход группы триггеров 5. Записанное на выходах группы D-триггеров 5 измененное значение числа X вызывает изменение на выходах умножител  3 и второго сумматора 4,2, что, в свою очередь , измен ет какой-либо из разр дов числа на выходах первого сумматора 4.1 и вновь блок 6 синхронизации вычислений процесса запрещает перезапись измен ющегос  значени  до окончани  переходного процесса на первом сумматоре 4.1 на выход группы триггеров 5.

Процесс установлени  схемы в искомое решение х повтор етс  до тех пор, пока на выходах первого сумматора 4,1 не установитс  значение х , равное значению на выходах группы триггеров 5.

Claims (2)

1. Устройство дл  вычислени  квадратного корн , содержащее первый и второй сумматоры, умножитель и группу триггеров, причем -вход величины подкоренного значени  подключен к первому информационному входу первого сумматора, второй информационный вход которого соединен с выходом умножител , выходы разр дов первого сумматора соединены с информационными входами триггеров группы, выходы

,которых соединены с входом первого сомножител  умножител  и с первым информационным входом второго сумматора , выход которого соединен с третьим информационным входом перво- го сумматора, выходы триггеров групп  вл ютс  вькодом значени  квадратного корн  устройства, отличающеес  тем, что, с целью повышени  быстродействи , в него допол- нительно введены три преобразовател  пр мого кода в дополнительный и блок синхронизации вычислений,-причем входы признака переходного процесса блока синхронизации вычислений соединены с выходами разр дов первог сумматора, а тактирующий вход блока синхронизации вычислений соединен с синхронизирующими входами триггеров - группы, выходы триггеров группы под- ключены через первый преобразователь пр мого кода в дополнительный к вхоСоставитель С. Куликов Редактор Н, Слобод ник Техред Л.Сердюкова

Заказ 4721/52Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г.. Ужгород, ул. Проектна , 4

ду второго сомножител  умножител , входы второго и третьего преобразователей пр мого кода в дополнительнь соединены с выходом умножител  и с входом величины подкоренного значени  устройства соответственно, выходы второго и третьего преобразователей пр мого кода в дополнительный соединены с первым и вторым информационными входами второго сумматора соответственно.

2. Устройство по П.1, отличающеес  тем, что блок синхронизации вычислений содержит группу формирователей импульсов и элемент И, причем входы запуска формирователей импульсов группы сое ,динены с входами признака переходного процесса блока, выходы формирова телей импульсов группы соединены с входами элемента И, выход которого  вл етс  тактирующим выходом блока.

фиг.2

Корректор В.Бут га