SU1674111A1

SU1674111A1 - Процессорный модуль

Info

Publication number: SU1674111A1
Application number: SU894646208A
Authority: SU
Inventors: Виктор Федорович Евдокимов; Нина Юрьевна Пивень; Юрий Юрьевич Чернышев; Петр Николаевич Владимирский; Валентина Витальевна Душеба
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1991-08-30

Abstract

Изобретение относитс к вычислительной технике, в частности к устройствам дл арифметической обработки данных, предназначено дл реализации математических зависимостей вида Z = Σ^NA_KX^K (1), Z = П^NAX_K (2) и Z = Σ^NA_KX_K (3). Цель изобретени - расширение функциональных возможностей за счет вычислени математических зависимостей вида (2), (3). Устройство содержит блок умножени , сумматор, коммутатор и блок управлени . Сущность изобретени заключаетс в установлении новых св зей и дополнительных элементов дл циклического вычислени указанных математических зависимостей. Устройство может быть использовано при построении специализированных вычислительных систем дл моделировани систем уравнений и аппроксимации элементарных функций. 2 ил.

Description

4

/s

Изобретение относитс к вычислительной технике, в частности к устройствам дл реализации математических зависимостей и предназначено дл вычислени по цифровым двоичным кодам аргумента х, коэффициента а и параметра N математических зависимостей вида

Л

k 0

i, и

-1

8kX

axk;

k 1

3kXk

d)

(2)

(3)

и может быть использовано в устройствах обработки данных при решении задач аппроксимации элементарных функций, вычислени произведени конечного числа сомножителей и вычислени суммы N парных произведений аппаратными методами. Цель изобретени - расширение функциональных возможностей за счет

дополнительного вычислени зависимо- м

ft

стей и axk и У akxk,

На фиг. 1 приведена блок-схема процессорного модул ; на фиг. 2 - функциональна схема блока управлени процессорного модул .

Процессорный модуль содержит блок 1 умножени , сумматор 2, коммутатор 3, блок 4 управлени , вход 5 коэффициента, вход 6 аргумента, выход 7 результата, вход 8 количества слагаемых, первый и второй входы 9 и 10 кода режима, вход 11 начальной установки , вход 12 запуска, вход 13 разрешени запуска, вход 14 тактовых импульсов и выход готовности, результата 15.

Блок 4 управлени содержит триггер 16 установки, триггер 17 запуска, счетчик 18, первый 19 и второй 20 регистры состо ний, элементы ИЛИ 21 (1) - 21 (4), элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 22 (1), - 22 (4), элементы И 23 (1) и 23 (6) - элементы НЕ 24 (1) - 24 (5).

Здесь и в дальнейшем цифрами в скобах , сто щими после номера позиций, показаны пор дковые номера совершенно одинаковых по своему функциональному назначению и техническому исполнению элементов, а цифрами в скобах, сто щими возле контура блоков, показаны пор дковые номера их входов или выходов.

Процессорный модуль предназначен дл работы в трех режимах, соответствующих вычислению математических зависимостей (1), (2) и (3). Настройка модул на работу в определенном режиме осуществл етс заданием соответствующего кода (F1F2) по

первому 9 и второму 10 входам кода режима модул .

Математическа зависимость, вычисл ема при работе процессорного модул в режиме, заданном кодом (F1F2) микроинструкции на входах 9 и 10 процессорного модул определ етс в соответствии с соотношением (4)

м

.k.

F2F1

01

10

I, ft

Z 2, akx

k 0

Z J1 axk. k 1

(4)

11

-S

, akXk

k 1

Процессорный модуль работает следующим образом.

По входам 9 и 10 модул задаетс цифQ ровой двоичный код (F1F2), соответствующий вычисл емой математической зависимости.

По сигналу начальной установки с входа 11 модул производитс обнуление тригге5 ре 16 установки и триггера 17 запуска. Нулевой сигнал с выхода триггера установки 16 через первый элемент И 23 (1) подаетс на вход разрешени записи счетчика 18, определ работу его в режиме загрузки

Q информации, подаваемой со входа 8 параметра N. Одновременно тот же нулевой сигнал с выхода первого элемента И 23 (1), через второй элемент И 23 (2) устанавливает низкий потенциал на информационном вхо5 де триггера 17 запуска.

Нулевой сигнал с пр мого выхода триггера 17 запуска, подаваемого на второй вход п того элемента И 23 (5) исключает возможность формировани синхросигна0 лов TL Тх и Т2 на (2), (3) и (4) выходах блока

4 управлени , а через третий элемент И 23

(3) устанавливаетс низкий потенциал на

втором входе второго элемента ИЛИ 21 (2).

Исходна информаци вычисл емой

5 математической зависимости - а, х и N, подаетс соответственно на вход 5 коэффициента , вход 6 аргумента и вход 8 количества слагаемых. О наличии аргумента по входу 6 модул свидетельствует сигнал с входа 13

0 модул .

По сигналу запуска со входа 12 модул производитс обнуление первого 19 и второго 20 регистров состо ний, занесение в счетчик 18 информации совхоза 8 (число N

е соответствует заданной математической зависимости ) и приведение триггера 16 установки в единичное состо ние. Единичный сигнал с пр мого выхода триггера 16 установки через первый элемент И 23/13 поступает на вход разрешени записи счетчика

18, обеспечива перевод его в счетный режим , и на первый вход второго элемента И 23 (2), обеспечива прохождение на информационный вход триггера 17 запуска сигнала с выхода второго элемента ИЛИ 1 (2), т.е. с входа 13 модул .

При наличии операнда по входу 6 аргумента (единичное значение сигнала на входе 13 модул ) по отрицательному фронту тактового сигнала с входа 14 триггера запуска 17 устанавливаетс в единичное состо ние , что открывает п тый элемент И 23 (5) дл прохождени тактовых импульсов С входа 14 модул , обеспечива возможность формировани синхросигналов Ti, Tx и Т2 на выходах соответственно (2). (3) и (4) блока 4 управлени . Единичный сигнал на выходе триггера 17 запуска открывает также третий элемент И 23 (3), определ значение сигнала на втором входе второго элемента ИЛИ 21 (2) как обратное значение сигнала F с входа 10 модул .

Каждый вычислительный такт работы процессорного модул состоит из двух под- тактов, что определ етс наличием операций умножени и сложени , выполн емых соответственно в первом и втором подтсЖ- тах каждого такта работы модул .

Тактовые сигналы первого - Ti и вторе го - Т2 подтактов формируютс на выходах соответственно (2) и (4) блока 4 управлени Каждый из двух подтактов каждого такта начинаетс с приходом положительного фронта соответствующего тактового сигнала - Ti или Т2.

По положительному фронту тактового сигнала с входа 14 модул на выходе п того элемента И 23 (5), открытого единичным сигналом с выхода триггера 17 запуска, формируетс положительный фронт сигнала Тч первого подтакта, под воздействием которого измен етс состо ние выходов первого триггера 19 состо ний, а содержимое счетчика 18 уменьшаетс на 1, отсчитыва один такт работы. Синхросигнал TI через выход (2) блока 4 управлени подаетс на вход синхронизации блока 1 умножени , Одновременно с этим при наличии единичного сигнала на выходе третьего элемента ИЛИ 21 (3), определ емого единичным значением сигнала F2 1 с входа 10 модул или единичным значением сигнала с инверсного второго выхода второго регистра состо ни 20, на выходе шестого элемента И 23 (6) формируетс положительный фронт синхросигнала Тх, который через выход (3) блока 4 управлени подаетс на вход синхронизации блока 1 умножени .

По отрицательному фронту тактового сигнала TI первого подтакта на выходе

третьего элемента НЕ 24 (3) формируетс положительным фронт сигнала Т2 второго подтакта, под воздействием которого измен етс состо ние выходов второго регистра 20 состо ни и который через выход (4) блока 4 управлени подаетс на вход синхронизации сумматора 2, обеспечива занесение информации с его входов.

Таким образом, цикл работы процес0 сорного модул , содержащий k 1,N вычислительных тактов состоит из i 1,N первых подтактов и J 1,N вторых подтактов работы .

За врем первого подтакта каждого так5 та работы модул в блоке 1 умножени происходит перемножение операндов, заносимых с первого и второго его информационных входов по положительным Фронтам синхросигналов соответственно Ti

0 и Тх. поступающим на синхровходы блока 1 умножени (2) и (3) выходов блока 4 управлени .

Информаци , поступающа на вход (1) блока 1 умножени , определ етс управл 5 ющим сигналом, вырабатываемым на первом входе (1) блока 4 управлени , под воздействием которого коммутатор 3 передаетс на блок 1 умножени либо результат предыдущего такта работы с выхода 7 ре0 зультата модул , либо информацию с входа 5 коэффициента модул .

Информаци , поступающа на вход (2) блока 1 умножени определ етс цифровым кодом с входа 6 аргумента модул .

5За врем второго подтакта каждого

такта работы модул в сумматоре 2 производитс суммирование операндов, занесенных с его входов по положительному фронту синхросигнала Тт, поступающего на синх0 ровход сумматора 2 с выхода (4) блока 4 управлени .

Информаци , поступающа на вход (1) сумматора 2, вначале каждого j-того второго подтакта работы соответствует информации

5 на выходе коммутатора 3 и определ етс с поправкой на значение информации с входа 5 коэффициента на начало j-того второго подтакта, значение сигнала управлени работой коммутатора 3 на начало j-того

0 второго подтакта и значение сигнала разрешающего работу первого входа многовходо- вого сумматора 2, формируемого на выходе (5) блока 4 управлени .

Информаци , поступающа на вход (2)

5 сумматора 2, представл ет собой результат работы блока 1 умножени на i-том первом подтакте.

В последнем N-ном такте работы модул под воздействием положительного фронта синхросигнала первого подтакта Ti

содержимое счетчика 18 обращаетс в нуль, о чем свидетельствует вырабатываемый на его выходе сигнал нулевого уровн , который через первый элемент И 23 (1), попада на вход разрешени записи счетчика 18, устанавливает последний в режим загрузки информации, поступа на вход второго элемента И 23 (2), определ ет нулевой уровень сигнала на входе триггера 17 запуска, что обеспечивает установку последнего в нулевое состо ние по отрицательному фронту тактового сигнала с входа 14, с запрещением формировани синхросигналов Ti, T2 и Тх с выходов (2), (4) и (3) блока 4 управлени . Нулевой сигнал с выхода первого элемента И 23 (1) поступает также на вход второго элемента НЕ 24 (2) и выхода которого на выходе 15 модул формируетс единичный сигнал Конец цикла,

В конце второго подтакта N-ного такта работы модул искомый результат вычислений формируетс на выходе 7 результата модул . Работа закончена.

Повторные запуски процессорного модул осуществл ютс по сигналу с входа 12 запуска модул при наличии разрешающего сигнала с входа 13 модул без предварительной подачи сигнала с входа 11 начальной установки модул .

Claims

Формула изобретени

Процессорный модуль, содержащий блок умножени , сумматор, коммутатор и блок управлени , отличающийс тем, что, с целью расширени функциональных возможностей за счет дополнительного выft

akXk,

числени зависимостей | axk и

k 1k

выход сумматора соединен с выходом модул и первым информационным входом коммутатора , второй информационный вход которого соединен с входом коэффициента модул , выход коммутатора соединен с входами первого сомножител блока умножени и первого слагаемого сумматора, вход второго слагаемого сумматора соединен с выходом блока умножени , вход второго сомножител которого соединен с входом аргумента модул , причем блок управлени содержит триггер установки, триггер запуска , первый и второй регистры состо ний, счетчик, четыре элемента ИЛИ, четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, шесть элементов И, п ть элементов НЕ. вход начальной установки модул соединен с входами установки в 0й триггера установки и триггера запуска, вход синхронизации которого через первый элемент НЕ подключен к входу тактовых импульсов модул , пр мой выход триггера установки соединен с первым входом первого элемента И, второй

вход которого соединен с выходом переполнени счетчика, выход первого элемента И соединен с входом разрешени записи счетчика , первым входом второго элемента И и входом второго элемента НЕ, выход которо0 го соединен с выходом готовности результата модул , вход пуска которого соединен с первым входом первого элемента ИЛИ и входом синхронизации триггера установки, информационный вход которого соединен с

5 входом логической единицы модул и информационными входами вторых разр дов первого и второго регистров состо ни , вход количества слагаемых модул соединен с информационным входом счетчика,

0 вычитающий вход которого соединен с выходом первого элемента ИЛИ. второй вход которого соединен с входом синхронизации первого регистра состо ни и через третий элемент НЕ с входом синхронизации второ5 го регистра состо ни , вход установки в О которого соединен с входом установки в О первого регистра состо ни и выходом четвертого элемента НЕ, вход которого соединен с входом пуска модул , вход раз0 решени пуска которого соединен с первым входом второго элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом третьего элемента И и вторым входом второго элемента И, выход которого

5 соединен с информационным входом триггера запуска, вход первого разр да режима модул соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с входом второго

0 разр да кода режима модул , входом п того элемента НЕ и первыми входами четвертого элемента И и третьего элемента ИЛИ, вторые входы которых соединены соответственно с выходом четвертого элемента ИЛИ

5 и инверсным выходом второго разр да второго регистра состо ни , инверсный выход первого разр да которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен

0 с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом четвертого элемента ИЛИ, выход и второй вход которого соединены соответственно с

5 вторым входом четвертого элемента И и инверсным выходом третьего разр да первого регистра состо ни , пр мой выход второго разр да которого соединен с информационным входом третьего разр да первого регистра состо ни , пр мой выход первого

разр да которого соединен с вторым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с пр мым выходом первого разр да второго триггера состо ни , выходы второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с информационными входами первых разр дов соответственно первого и второго регистров состо ни , выход п того элемента НЕ соединен с первым входом третьего элемента И. второй вход которого соединен с пр мым выходом триггера запуска и первым входом п того элемента И, второй вход ко

торого соединен с входом тактовых импульсов модул , выход п того элемента И соединен с входом третьего элемента НЕ и первым входом шестого элемента И, второй вход которого соединен с выходом третьего элемента И, выходы п того элемента И, шестого элемента И. третьего элемента НЕ, четвертого элемента И и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым входом синхронизации блока умножени , вторым входом синхронизации блока умножени , входом синхронизации сумматора , входом управлени записью сумматора и управл ющим входом коммутатора.

Фиг 2