SU1674112A1 - Устройство дл вычислени полиномов - Google Patents

Abstract

Устройство относитс  к вычислительной технике, предназначено дл  реализации математических зависимостей вида Z = Σ^NA_KX_K. Цель изобретени  - расширение области применени  за счет вычислени  значений полиномов при произвольных натуральных показател х степени измен ющегос  аргумента. Устройство содержит блок умножени , сумматор, регистр, коммутатор и блок управлени . Сущность изобретени  заключаетс  в установлении новых св зей и дополнительных элементов дл  вычислени  полиномов с текущими значени ми аргументов. Устройство может быть использовано в устройствах обработки данных при моделировании систем уравнений. 2 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  реализации математических зависимостей, предназначено дл  вычислени  алгебраических полиномов вида:

N Pk Z У akXk k 1

и может быть использовано в устройствах обработки данных при решении систем алгебраических и дифференциальных уравнений с правой частью, содержащей несколько типов нелинейностей, т е, при решении задач вычислени  полиномов с текущими значени ми аргументов хк и аппроксимации элементарных функций.

Цель изобретени  - расширение области применени  за счет возможности вычислени  значений полинома при произвольных натуральных показател х степени измен ющегос  аргумента.

На фиг. 1 приведена блок-схема устройства дл  вычислени  полиномов; на фиг. 2 - функциональна  схема блока управлени .

Устройство дл  вычислени  полиномов (фиг. 1) содержит блок 1 умножени , сумматор 2, коммутатор 3, регистр 4, блок5управ- лени , вход 6 коэффициентов, вход 7 аргумента, вход 8 показател  степени, вход 9 количества слагаемых, тактовый вход 10, вход 11 начальной установки, вход 12 разрешени  запуска, вход 13 запуска, выход 14 результата и выход 15 готовности результата .

Блок 5 управлени  устройства дл  вычислени  полиномов (фиг. 2) содержит счетчики 16. степени 16 (1) и слагаемых 16 (2), формирователь 17 импульсов, триггер 18 установки, триггер 19 запуска, триггер подцикла 20, триггер 21 цикла, регистр 22 состо ни , элементы И 23 и 24, элементы ИЛИ 25 и 26.

О VI

Јь

ьо

Здесь и Е дальнейшем цифрами в скобках , сто щими после номера позиций, показаны пор дковые номера совершенно одинаковых по своему функциональному назначению и техническому исполнению элементов и узлов, а просто цифрами в скобках , сто щими возле контура блоков, показаны пор дковые номера их входов или выходов.

Устройство дл  вычислени  полиномов работает следующим образом.

По сигналу начальной установки с входа 11 устройства производитс  обнуление триггера установки 18, триггера запуска 19, триггера 20 подцикла и триггера 21 цикла. Нулевой сигнал с выхода триггера установки 18 через 23 (1) и 23 (2) элементы И подаетс  на входы разрешени  записи соответственно счетчика степени 16 (1) и счетчика слагаемых 16(2), определ   работу их в режиме загрузки информации, подаваемой соответственно с входа 8 показател  степени и входа 9 количества слагаемых устройства .

Нулевой сигнал с выхода триггера 19 запуска, подаваемый на второй вход элемента И 24, исключает возможность формировани  синхросигналов Тх, Ti и Та на (2), (3) и (4) выходах блока управлени  5 соответственно . По сигналу запуска с входа 13 производитс  установка в единичное состо ние триггера 21 цикла и обнуление регистра 22 состо ни . Единичный сигнал с выхода триггера 21 цикла открывает элемент И 23 (3) дл  прохождени  сигнала разрешени  запуска с входа 12 устройства.

Исходна  информаци  вычисл емой математической зависимости ао, Хо, Ро, N подаетс  на вход 6 коэффициента, вход 7 аргумента, вход 8 показател  степени и вход 9 количества слагаемых соответственно . О наличии аргумента х по входу 7 устройства свидетельствует сигнал с входа 12 устройства.

При готовности операнда х (единичное значение сигнала разрешени  запуска на входе 12 устройС7ва) по отрицательному фронту тактового сигнала с входа 10 устройства триггер 19 запуска переходит в единичное состо ние, открыва  элемент И 24, что обеспечивает возможность формировани  синхросигналов Тх, Ti и Ji на выходах (2), (3) и (4) блока 5. Одновременно по отрицательному фронту тактового сигнала через пр мой выход элемента ИЛИ 26 (1) происходит запуск формировател  17. вырабатывающего одиночный импульс, по положительному фронту которого информаци  Р0 и N с входов 8 и 9 устройства заноситс  соответственно в счетчик 16 (1) степени и счетчик 15

(2) слагаемых и осуществл етс  установка в единичное состо ние триггера 18 установки , что переводит счетчики степени 16 (1) и слагаемых 16 (2) из режима загрузки в счет- ный режим.

Цикл работы устройства состоит из N + 1 подциклов длительностью Pk вычислительных тактов каждый. В течение каждого

Pk

0 подцикла вычисл етс  значение akXk которое , в конце каждого подцикла суммируетс  в результатом, полученным в предыдущем подцикле.

Каждый вычислительный такт работы

5 устройства состоит из двух подтактов, что определ етс  наличием операций умножени  и сложени , выполн емых соответственно в первом и втором подтактах каждого такта работы устройства.

0 Тактовые сигналы первого - Ti и второго - Т2 подтактов формируютс  на выходах соответственно (3) и (4) блока 5.

Каждый из двух подтактов каждого такта начинаетс  с приходом положительного

5 фронта соответствующего тактового сигнала - Тч или Т2.

По положительному фронту тактового сигнала с входа 10 устройства на пр мом выходе элемента И 24, открытого единич0 ным сигналом с выхода триггера 19 запуска, формируетс  положительный фронт сигнала TI первого подтакта, под воздействием которого триггер 21 цикла переходит в единичное состо ние, а содержимое счетчика

5 степени 16 (1) уменьшаетс  на 1й. отсчитыва  один такт работы устройства. Синхросигнал TI через выход (3) блока 5 управлени  подаетс  на синхровход с блока 1 умножени . Одновременно с этим на выходе эле0 мента И 23 (4) формируетс  положительный фронт синхросигнала Тх. который через выход (2) блока 5 подаетс  на другой синхровход блока 1 умножени  и на синхровход регистра 4. Под воздействием положитель5 ного фронта синхросигнала Т пр мой первый выход регистра состо ни  22 переходит в единичное состо ние.

По отрицательному фронту тактового сигнала с входа 10 устройства на инверсном

0 выходе элемента И 24 формируетс  положительный фронт сигнала Т2 второго подтакта, под воздействием которого триггер подцикла 20 переходит в единичное состо ние, блокиру  нулевым сигналом со своего ин5 версного выхода формирование сигнала Тх на выходе элемента И 23 (4). Синхросигнал Т2 подаетс  через выход (4) блока 5 на синхровход сумматора 2,

Во врем  первого подтакта каждого такта работы устройства в блоке 1 умножени 

производитс  перемножение операндов, заносимых в него с его первого и второго информационных входов по положительным фронтам синхросигналов соответственно Тх и TL поступающих на его синхровходы. Причем информаци , поступающа  на второй вход блока 1 умножени , определ етс  сигналом с выхода (1) блока 5, под воздействием которого коммутатор 3 проводит информацию с первого или второго своих информационных входов.

По первому информационному входу блока 1 умножени  информаци  заноситс  с входа 7 аргумента устройства один раз в подцикле - в начале первого такта каждого подцикла вычислений.

Во врем  второго подтакта каждого такта работы устройства в сумматоре 2 производитс  суммирование операндов, занесенных в него по положительному фронту синхросигнала Т2 с выхода (4) блока 5. Причем информаци  с первого входа сумматора 2 заноситс  в него в начале второго подтакта каждого такта вычислений и определ етс  как результат работы блока 1 умножени  на первом подтакте.

Со второго входа сумматора 2 в соответствии со значением сигнала с выхода (5) блока 5 заноситс  информаци  из регистра 4 на последнем такте каждого, исключа  первый, подцикла вычислений, а во всех остальных случа х информаци , заносима  в сумматор 2, с его второго входа равна 0.

В конце каждого вычислительного подцикла работы устройства на выходе счетчика степени 16 (1) вырабатываетс  нулевой сигнал, свидетельствующий о достижении заданной степени аргумента. Наличие этого сигнала устанавливает счетчик степени 16 (1) в режим загрузки информации, открывает третий ИЛИ 26 (1), разреша  запуск формировател  17, определ ет переход триггера подцикла 20 в нулевое состо ние по фронту синхросигнала Т2 с инверсного выхода элемента И 24 и открывает элемент ИЛИ 25 (2) дл  формировани  сигнала на выход (5) блока 5.

По отрицательному фронту тактового сигнала с входа 10 устройства происходит запуск формировател  17, при наличии единичного значени  сигнала разрешени  запуска , свидетельствующего о готовности информации по входу 7 аргумента и входу 8 показател  степени устройства. По положительному фронту импульса, вырабатываемого формирователем 17, в счетчик степени 16 (1) заноситс  информаци .

Триггер 19 запуска устанавливаетс  в единичное состо ние и с приходом положительного фронта тактового сигнала с входа

10 устройства начинаетс  следующий под- цикл вычислений.

В начале каждого подцикла работы устройства по положительному фронту синхро- сигнала Тх с выхода (2) блока 5 в регистр 4 заноситс  информаци  с выхода сумматора 2, представл юща  собой результат работы устройства в предыдущем подцикле вычислений .

0 Перед началом последнего (N + 1}-го подцикла работы устройства импульс с выхода формировател  17 обнул ет содержимое счетчика слагаемых 16 (2), о чем свидетельствует нулевой сигнал на его вы5 ходе, который, будучи поданным на вход триггера цикла 21, определ ет переход последнего в нулевое состо ние по положительному фронту синхросигнала TL

По окончании последнего подцикла ра0 боты обнул етс  счетчик степени 16 (1), о чем свидетельствует нулевой сигнал на его выходе, в св зи с чем на выходе (6) блока 5 формируетс  единичное значение сигнала конца цикла вычислений, подаваемое на вы5 ход 15 устройства. По истечении времени второго подката (N + 1)-го подцикла вычислений на выходе 14 результата формируетс  результат вычислений.

Повторные запуски устройства осуще0 ствл ютс  по сигналу с входа 13 запуска устройства при наличии разрешающего сигнала с входа 12 устройства без предварительной подачи сигнала с входа 11 начальной установки устройства, в котором, в

5 отличие от первоначального запуска, нет необходимости.

Claims (1)

1. Формула изобретени  Устройство дл  вычислени  полиномов, содержащее сумматор, блок умножени , ре0 гистр, коммутатор и блок управлени , причем вход аргумента устройства соединен с входом первого сомножител  блока умножени , вход второго сомножител  и выход которого соединены соответственно с выхо5 дом коммутатора и входом первого слагаемого сумматора, выход которого соединен с информационным входом регистра и выходом результата устройства, вход коэффициентов которого соединен с первым

   0 информационным входом коммутатора, отличающеес  тем, что, с целью расширени  области применени  за счет возможности вычислени  значений полинома при произвольных натуральных покаэа5 тел х степени измен ющегос  аргумента, выход сумматора соединен с вторым информационным входом коммутатора, выход регистра соединен с входом второго слагаемого сумматора, причем блок управлени  содержит триггер установки, триггер

   цикла, триггер запуска, триггер подцикла, регистр состо ни , счетчик степени, счетчик слагаемых, формирователь импульсов, п ть элементов И четыре элемента ИЛИ, вход начальной установки устройства соединен с входами установки в О триггера цикла, триггера запуска, триггера подцикла и триггера установки, вход запуска устройства соединен с входом установки а 1 триггера цикла и установки в О регистра состо ни , вход логической единицы устройства соединен с информационным входом триггера установки , пр мой выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с выходами переполнени  счетчиков соответственно степени и слагаемых, входы синхронизации которых соединены соответственно с выходом первого элемента ИЛИ и первым входом первого элемента ИЛИ, подключенного к выходу формировател  импульсов и входу синхронизации триггера установки, пр мой вход формировател  импульсов соединен с информационным входом триггера запуска и выходом третьего элемента И, первый и второй входы которого соединены соответственно с входом разрешени  запуска устройства и пр мым выходом триггера цикла, подключенного к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, информационным входом триггера подцикла, первым входом третьего элемента ИЛИ, входом разрешени  записи счетчика степени и первым входом четвертого элемента ИЛИ, второй вход которого соединен с инверсным выходом второго разр да регистра состо ни , информационные входы первого и второго разр дов которого соединены соответственно с входом логической единицы устройства и пр мым выходом первого разр да регистра состо ни , вход синхронизации регистра состо ни  соединен с выходом четвертого элемента И, первый и второй

   входы которого соединены соответственно с инверсным выходом триггера индукции и пр мым выходом п того элемента И, подключенного к второму входу первого элемента ИЛИ и входу синхронизации триггера

   цикла, информационный вход которого соединен с входом разрешени  записи счетчика слагаемых и выходом второго элемента И, инверсный вход формировател  импульсов соединен с пр мым выходом третьего

   элемента ИЛИ, второй вход которого соединен с входом тактовых импульсов устройства и первым входом п того элемента И, второй вход которого соединен с пр мым выходом триггера запуска, вход синхронизации которого соединен с инверсным выходом третьего элемента ИЛИ, инверсный выход п того элемента И соединен с входом синхронизации триггера подцикла, входы показателей степени и количества слагаемых устройства соединены соответственно с информационным входом счетчика степени и информационным входом счетчика слагаемых , пр мой и инверсный выходы п того элемента И, выход четвертого элемента И,

   инверсный выход второго элемента ИЛИ и выход четвертого элемента ИЛИ соединены соответственно с первым входом синхронизации блока умножени , входом синхронизации сумматора, вторым входом

   синхронизации блока умножени , выходом готовности результата, входом управлени  записью сумматора, пр мой выход триггера подцикла соединен с управл ющим входом коммутатора, вход синхронизации регистра соединен с выходом четвертого элемента И.

   Фиг, 2