JPS6226538A - 除算器 - Google Patents
除算器Info
- Publication number
- JPS6226538A JPS6226538A JP16640685A JP16640685A JPS6226538A JP S6226538 A JPS6226538 A JP S6226538A JP 16640685 A JP16640685 A JP 16640685A JP 16640685 A JP16640685 A JP 16640685A JP S6226538 A JPS6226538 A JP S6226538A
- Authority
- JP
- Japan
- Prior art keywords
- data
- division
- dividend
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値演算における除算器に関するものである。
従来、除算器による演算方法は第１の方法として被除数
から除数を可能な限り減算し、その減算回数をカウント
することにより商を得る方法、第２の方法として、除数
を被除数の最高桁まで移動し、被除数の最高桁から除数
の桁数分移動した除することにより商の最高桁の値を決
定し、次に除数を被除数の１桁下に移動させ先程の演算
結果よりさらに減算可能なら減算するといった操作を順
次繰り返すことにより、商をその最高桁より順に決定す
るという方法がとられていた。
から除数を可能な限り減算し、その減算回数をカウント
することにより商を得る方法、第２の方法として、除数
を被除数の最高桁まで移動し、被除数の最高桁から除数
の桁数分移動した除することにより商の最高桁の値を決
定し、次に除数を被除数の１桁下に移動させ先程の演算
結果よりさらに減算可能なら減算するといった操作を順
次繰り返すことにより、商をその最高桁より順に決定す
るという方法がとられていた。
しかしながら従来の方法において、例えば第１の方法で
は被除数が除数に対して大きな場合、カウント数が多い
為演算時間が多くなり、また被除数と除数の大小関係に
より、演算時間がまちまちである。
は被除数が除数に対して大きな場合、カウント数が多い
為演算時間が多くなり、また被除数と除数の大小関係に
より、演算時間がまちまちである。
また、第２の方法では前記の様に手順が非常に複雑で、
また第１の方法と同様に演算時間がまちまちであるとい
う問題があった。
また第１の方法と同様に演算時間がまちまちであるとい
う問題があった。
また、マイコン等の除算を含む複数のプログラムを実行
させる場合被除数が除数に比べ大きな場合には除算に相
当時間がかかり他のプログラムの処理時間を遅らせる原
因となっていた。
させる場合被除数が除数に比べ大きな場合には除算に相
当時間がかかり他のプログラムの処理時間を遅らせる原
因となっていた。
本発明は斯かる１１９情に鑑みて成されたもので、簡単
な方７Ｌ〒、被除数値の大小による演算部［■のばらつ
きを押え、かつ短詩間のうちに精度の良い除算結果を得
ることが出来る除算器を提供することを目的としている
。
な方７Ｌ〒、被除数値の大小による演算部［■のばらつ
きを押え、かつ短詩間のうちに精度の良い除算結果を得
ることが出来る除算器を提供することを目的としている
。
本発明の除算器はｎ進数で表わされた被除数値を所定の
除数値で除算する場合に、該ｎ進数の各位に対する除算
結果に対応したデータを発生する手段と、ｎ進数の被除
数値に応じて該データから除算結果を出力する手段とを
備えたものである。
除数値で除算する場合に、該ｎ進数の各位に対する除算
結果に対応したデータを発生する手段と、ｎ進数の被除
数値に応じて該データから除算結果を出力する手段とを
備えたものである。
上述の様にｎ進数で表わされた被除数値を所定の除数値
で除算する場合に、予め該ｎ進数の各位に対する除算結
果を算出し、データとして蓄積させて置き、ｎ進数の被
除数値に応じて該データから除算結果を算出することに
より、被除算値の大小による演算時間のばらつきを押え
、かつ精度の良い除算を行うことが出来る。
で除算する場合に、予め該ｎ進数の各位に対する除算結
果を算出し、データとして蓄積させて置き、ｎ進数の被
除数値に応じて該データから除算結果を算出することに
より、被除算値の大小による演算時間のばらつきを押え
、かつ精度の良い除算を行うことが出来る。
〔実施例〕
以下、本発明を実施例に基づき説明する。
第１図は本発明の第１の実施例の概略構成を示す図であ
る。
る。
ここで、第１図において示す除算器はＸ＝Ｙ÷Ｚという
除算においてＺ＝９．０≦Ｙ≦３１１とし、２を定数と
した時の除算結果を有効数字３桁で出力するものである
。
除算においてＺ＝９．０≦Ｙ≦３１１とし、２を定数と
した時の除算結果を有効数字３桁で出力するものである
。
第１図において、まず、演算開始蒔にリセットパルスが
リセットパルス入力端子に、被除数データＹが入力端子
に入力されると、該リセットパルスによりパラレル・シ
リアル変換器２、アドレスカウンタ３、加算回路６が初
期化され、該被除数データＹはパルス信号発生回路１、
パラレル・シリアル変換器２に供給される。
リセットパルス入力端子に、被除数データＹが入力端子
に入力されると、該リセットパルスによりパラレル・シ
リアル変換器２、アドレスカウンタ３、加算回路６が初
期化され、該被除数データＹはパルス信号発生回路１、
パラレル・シリアル変換器２に供給される。
パルス信号発生回路ｌでは被除数データＹのビット数に
対応したパルス信号が発生され、アドレスカウンタ３に
入力される。そして該アドレスカウンタ３ではメモリ４
にアドレスデータを出力するが、該アドレスデータはア
ドレスカウンタ３において該パルス信号のパルスが検出
される度にカウントアツプされたデータが出方される様
になっている。
対応したパルス信号が発生され、アドレスカウンタ３に
入力される。そして該アドレスカウンタ３ではメモリ４
にアドレスデータを出力するが、該アドレスデータはア
ドレスカウンタ３において該パルス信号のパルスが検出
される度にカウントアツプされたデータが出方される様
になっている。
一方、メモリ４には被除数の各ビットがそれぞれ“ｌ”
の場合の除算結果が除算データとして記憶されており、
それぞれの除算データにはビット位置に対応したアドレ
スが付加されている。
の場合の除算結果が除算データとして記憶されており、
それぞれの除算データにはビット位置に対応したアドレ
スが付加されている。
第２図はメモリ４に記憶されている除算データの内容を
示した図で、ｘ＝ｙ＋ｚの除算において、被除ａＹを９
ビツト、除数Ｚを“９”とした場合である。第２図に示
す様に各ビット位置ｍのビットだけが“１″の補除数Ｙ
に対する除算結果が除算データとしてメモリ４には記憶
されており、これにビット位置に対応したアドレスが付
加されているわけである。
示した図で、ｘ＝ｙ＋ｚの除算において、被除ａＹを９
ビツト、除数Ｚを“９”とした場合である。第２図に示
す様に各ビット位置ｍのビットだけが“１″の補除数Ｙ
に対する除算結果が除算データとしてメモリ４には記憶
されており、これにビット位置に対応したアドレスが付
加されているわけである。
そして、前記アドレスカウンタから出力されるアドレス
データによりビット位置に対応したアドレスが指定され
、除算データが出力される。
データによりビット位置に対応したアドレスが指定され
、除算データが出力される。
また、パラレル拳シリアル変換器２には前述の様に被除
数データＹとパルス信号が入力されており、ここでは入
力された被除数Ｙの最下位ビットより順に該パルス信号
のパルスが検出される度に該被除数Ｙの各ビットの“０
”、“ｌ”の信号をゲート回路５に供給している。
数データＹとパルス信号が入力されており、ここでは入
力された被除数Ｙの最下位ビットより順に該パルス信号
のパルスが検出される度に該被除数Ｙの各ビットの“０
”、“ｌ”の信号をゲート回路５に供給している。
ゲート回路５は被除数Ｙの各ビットの値が“１”の時ゲ
ートを開き、“Ｏｎの時ゲートを閉じる様になっており
、この動作により被除数Ｙの各ビットのうち“１”の立
っているビット位置に対応した除算データだけが出力さ
れる。つまり。
ートを開き、“Ｏｎの時ゲートを閉じる様になっており
、この動作により被除数Ｙの各ビットのうち“１”の立
っているビット位置に対応した除算データだけが出力さ
れる。つまり。
最下位ビットから順に該除算データが加算回路６に入力
されるわけである。
されるわけである。
加算回路６では上記の様にして入力された除算データが
加算されるわけだが、加算回路６にも被除数データＹの
ビット数に対応したパルス信号が入力されており、この
パルス信号のパルスを検出して該除算データを最下位ビ
ットから加算して行き、最上位ビットまで加算が行われ
た後、この加算結果は四捨五入回路７に出力され、ここ
で該加算結果の四捨五入が行われ除算結果として出力さ
れる。
加算されるわけだが、加算回路６にも被除数データＹの
ビット数に対応したパルス信号が入力されており、この
パルス信号のパルスを検出して該除算データを最下位ビ
ットから加算して行き、最上位ビットまで加算が行われ
た後、この加算結果は四捨五入回路７に出力され、ここ
で該加算結果の四捨五入が行われ除算結果として出力さ
れる。
第３図は本発明の他の実施例の概略構成図である。
第３図において１８はマイクロコンピュータ（以下、マ
イコンと記す）、１９はメモリ、２０は同期信号発生器
である。以下第３図の動作について第４図の動作フロー
チャート、及び第５図に示した様な第４図の演算途中結
果を示した図を用いて説明する。なお、第５図はＸ＝＝
Ｙ＋Ｚの演算にいて除数Ｚを９”、被除数Ｙを“３１１
”とした場合について示しである。
イコンと記す）、１９はメモリ、２０は同期信号発生器
である。以下第３図の動作について第４図の動作フロー
チャート、及び第５図に示した様な第４図の演算途中結
果を示した図を用いて説明する。なお、第５図はＸ＝＝
Ｙ＋Ｚの演算にいて除数Ｚを９”、被除数Ｙを“３１１
”とした場合について示しである。
第３図においてマイコン１７にスタートパルスが入力さ
れ、第４図８の様に演算が開始されると、９で演算結果
Ｘの値が零にリセットされる。
れ、第４図８の様に演算が開始されると、９で演算結果
Ｘの値が零にリセットされる。
そして、１０で第３図の入力端子からマイコン１８に被
除数゛Ｙが入力されると第４図１１で入力された被除数
Ｙのビット数ｍがカウントされる。
除数゛Ｙが入力されると第４図１１で入力された被除数
Ｙのビット数ｍがカウントされる。
この場合、上述の様に被除数Ｙは“３１１”であり、こ
れは“１００１１０１１１”という９ビツトの２進数で
表わされる為１１からは“ｍ＝９”というデータが１２
に出力される。
れは“１００１１０１１１”という９ビツトの２進数で
表わされる為１１からは“ｍ＝９”というデータが１２
に出力される。
１２では被除数Ｙの第ｍビットの値が“１″かどうかを
判別し、もし、“ｌ”の場合には１３に進み、第１図の
メモリ４と同様に第２図に示した様な除算データを第３
図のメモリ１９から“１″の立っているビット位置に対
応したアドレスを指定することにより読み出し、演算結
果Ｘに加算した後、１３に移る。また“１″でない場合
は１２からそのまま１４に飛ぶ。
判別し、もし、“ｌ”の場合には１３に進み、第１図の
メモリ４と同様に第２図に示した様な除算データを第３
図のメモリ１９から“１″の立っているビット位置に対
応したアドレスを指定することにより読み出し、演算結
果Ｘに加算した後、１３に移る。また“１″でない場合
は１２からそのまま１４に飛ぶ。
１４ではｍの値を検出し′ｍ＝０”でない場合は１５に
移り、ここで該ｍの値からｌ”を減算し再び１２に入力
される。以下ｍの値が１４において“ｍ＝０”と検出さ
れるまで上述の動作が繰返される。ここでは、被除数Ｙ
の第１．２，３゜５．６．９ビツトが１であるので、第
５図に示した様に該ビット位置の除算データが加算され
る。
移り、ここで該ｍの値からｌ”を減算し再び１２に入力
される。以下ｍの値が１４において“ｍ＝０”と検出さ
れるまで上述の動作が繰返される。ここでは、被除数Ｙ
の第１．２，３゜５．６．９ビツトが１であるので、第
５図に示した様に該ビット位置の除算データが加算され
る。
そして、１４で°°ｍ＝０″と検出されると１６へ移り
、加算された演算結果が第５図に示した様に有効数字３
桁に四捨五入され、第３図のマイコン１８の出力端子か
ら出力され、第４図１７で演算を終了する。なお、第３
図のマイコン１８の動作タイミングは同期信号発生器２
０から発生される同期信号により制御されている。
、加算された演算結果が第５図に示した様に有効数字３
桁に四捨五入され、第３図のマイコン１８の出力端子か
ら出力され、第４図１７で演算を終了する。なお、第３
図のマイコン１８の動作タイミングは同期信号発生器２
０から発生される同期信号により制御されている。
以上の様に本実施例において、各ビット位置のみに“ｌ
”が立った時の除算結果を除算データとして予めメモリ
に記憶しておき、それらを被除数に応じて読み出し加算
することにより、被除数の大小による演算時間のばらつ
きを押え、かつ精度の良い除算結果を得ることが出来る
。
”が立った時の除算結果を除算データとして予めメモリ
に記憶しておき、それらを被除数に応じて読み出し加算
することにより、被除数の大小による演算時間のばらつ
きを押え、かつ精度の良い除算結果を得ることが出来る
。
ところで、以上述べて来た実施例では、浮動小数点演算
、固定小数点演算、２進化ｌＯ進演算等、演算方法はい
ずれの場合でも可撤であり、この場合データ発生手段で
あるメモリ内容をこれらに応じて設定すれば良い。
、固定小数点演算、２進化ｌＯ進演算等、演算方法はい
ずれの場合でも可撤であり、この場合データ発生手段で
あるメモリ内容をこれらに応じて設定すれば良い。
また、前記実施例において、除数は１個の定数であった
が、除数が複数存在する場合は、その各除数毎にメモリ
を設け、該除数に応じて前記メモリを切換えれば良い。
が、除数が複数存在する場合は、その各除数毎にメモリ
を設け、該除数に応じて前記メモリを切換えれば良い。
また、本発明はコンピュータ等のプログラムによっても
実現可能で２この場合は前記実施例においてデータ発生
手段にはメモリを用いていたが、プログラム土では前記
除算データをデータ文）ｌ−ｋＶｂ＆ｅｚ ビ ’Ｖ
ｋ ノＭＩＭｓ−に＋−ノ、’７ １−−
・ｖ Ｌ 自、 スいは最下位ビットから数えて
何ビット目かという情報から前記データ文の文番号を指
定したり。
実現可能で２この場合は前記実施例においてデータ発生
手段にはメモリを用いていたが、プログラム土では前記
除算データをデータ文）ｌ−ｋＶｂ＆ｅｚ ビ ’Ｖ
ｋ ノＭＩＭｓ−に＋−ノ、’７ １−−
・ｖ Ｌ 自、 スいは最下位ビットから数えて
何ビット目かという情報から前記データ文の文番号を指
定したり。
データ文を用いずに前記ビット位置と何ビット目
：かという情報の組み合せにより、出力する数値を予
め決めておき、それに従って出力することにより実現出
来る。
：かという情報の組み合せにより、出力する数値を予
め決めておき、それに従って出力することにより実現出
来る。
以上説明して来た様に１本発明によれば、簡単な方法で
、被除数値の大小による演算時間のばらつきを押え、か
つ精度の良い除算結果を得る除算器を得ることが出来る
ものである。
、被除数値の大小による演算時間のばらつきを押え、か
つ精度の良い除算結果を得る除算器を得ることが出来る
ものである。
第１図は本発明の第一実施例の概略構成図である。
第２図は第１図のメモリ内容を示した図であ する
。 第３図は本発明の他の実施例の概略構成図であ
：る。 第４図は第３図の動作を表わすフローチャートである。 第５図は第４図の演算途中結果を示した図である。 １−ｍ−パルス信号発生器、 ２−−−パラレル・シリアル変換器、 ３−−−アドレスｅカウンタ、 ４−ｍ−メモリ、 ５−ｍ−ゲート回路、 ６一−−加算回路、 ７一−−四捨五入回路。
。 第３図は本発明の他の実施例の概略構成図であ
：る。 第４図は第３図の動作を表わすフローチャートである。 第５図は第４図の演算途中結果を示した図である。 １−ｍ−パルス信号発生器、 ２−−−パラレル・シリアル変換器、 ３−−−アドレスｅカウンタ、 ４−ｍ−メモリ、 ５−ｍ−ゲート回路、 ６一−−加算回路、 ７一−−四捨五入回路。
Claims (1)
- ｎ進数で表わされた被除数値を所定の除数値で除算する
除算器において、該ｎ進数の各位に対する除算結果に対
応したデータを発生する手段と、ｎ進数の被除数値に応
じて該データから除算結果を出力する手段とを備えた除
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16640685A JPS6226538A (ja) | 1985-07-26 | 1985-07-26 | 除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16640685A JPS6226538A (ja) | 1985-07-26 | 1985-07-26 | 除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226538A true JPS6226538A (ja) | 1987-02-04 |
Family
ID=15830827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16640685A Pending JPS6226538A (ja) | 1985-07-26 | 1985-07-26 | 除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19740714C2 (de) * | 1997-03-12 | 2002-09-12 | Mitsubishi Electric Corp | Funkenerosionsmaschine |
-
1985
- 1985-07-26 JP JP16640685A patent/JPS6226538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19740714C2 (de) * | 1997-03-12 | 2002-09-12 | Mitsubishi Electric Corp | Funkenerosionsmaschine |
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