JP3221483B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3221483B2 JP3221483B2 JP04356298A JP4356298A JP3221483B2 JP 3221483 B2 JP3221483 B2 JP 3221483B2 JP 04356298 A JP04356298 A JP 04356298A JP 4356298 A JP4356298 A JP 4356298A JP 3221483 B2 JP3221483 B2 JP 3221483B2
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Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に記憶領域が複数のバンクによって構成される
半導体記憶装置に関する。
関し、特に記憶領域が複数のバンクによって構成される
半導体記憶装置に関する。
【0002】
【従来の技術】DRAM等の半導体記憶装置は、複数の
ビット線対と複数のワード線の交点にそれぞれメモリセ
ルが設けられていて、行アドレスによりワード線を選択
し、列アドレスによりビット線対を選択することにより
目的のメモリセルの記憶情報を読み出すことができるよ
うになっている。
ビット線対と複数のワード線の交点にそれぞれメモリセ
ルが設けられていて、行アドレスによりワード線を選択
し、列アドレスによりビット線対を選択することにより
目的のメモリセルの記憶情報を読み出すことができるよ
うになっている。
【0003】そして、従来のDRAM等の半導体記憶装
置では、記憶容量の増加やビット線対の長さの制限等の
原因により記憶領域を複数のブロックに分割する方法が
用いられている。
置では、記憶容量の増加やビット線対の長さの制限等の
原因により記憶領域を複数のブロックに分割する方法が
用いられている。
【0004】そして、このような複数ブロック構成の半
導体記憶装置のメモリセルに記憶された記憶情報を読み
出すには、先ず行アドレスを指定し、続いて列アドレス
を指定するとともにブロックアドレスを指定する必要が
ある。そして、アドレスが指定された後に、外部からコ
マンドが与えられることによりデータの書き込みや読み
出しなど各種の動作を行うようになっている。
導体記憶装置のメモリセルに記憶された記憶情報を読み
出すには、先ず行アドレスを指定し、続いて列アドレス
を指定するとともにブロックアドレスを指定する必要が
ある。そして、アドレスが指定された後に、外部からコ
マンドが与えられることによりデータの書き込みや読み
出しなど各種の動作を行うようになっている。
【0005】しかし、このように半導体記憶装置を複数
のブロックにより構成し、1つのタイミング・ジェネレ
ータでコントロールするようにすると、あるブロックの
処理を行っている間は他のブロックに対する処理を行う
ことができないため、記憶容量が増加しブロックの数が
増加してくると記憶内容の読み出しに長時間を要すると
いう問題点があった。
のブロックにより構成し、1つのタイミング・ジェネレ
ータでコントロールするようにすると、あるブロックの
処理を行っている間は他のブロックに対する処理を行う
ことができないため、記憶容量が増加しブロックの数が
増加してくると記憶内容の読み出しに長時間を要すると
いう問題点があった。
【0006】この問題点を解決するために半導体記憶装
置を複数のブロックにより構成するのではなく、互いに
独立に動作することができるバンクにより構成するS
(シンクロナス)DRAM等が用いられるようになって
いる。
置を複数のブロックにより構成するのではなく、互いに
独立に動作することができるバンクにより構成するS
(シンクロナス)DRAM等が用いられるようになって
いる。
【0007】このような複数のバンクから成る従来の半
導体記憶装置の構成を図4に示す。
導体記憶装置の構成を図4に示す。
【0008】この従来の半導体記憶装置は、記憶領域が
8つのバンク100〜107から構成されている。
8つのバンク100〜107から構成されている。
【0009】そして、この従来の半導体記憶装置は各バ
ンク100〜107を活性化するタイミングを制御するた
めのタイミング・ジェネレータ9を有している。タイミ
ング・ジェネレータ9は、行アドレス活性化信号RAS
B0〜RASB7を入力し、この各行アドレス活性化信
号RASB0〜RASB7がアクティブであるロウレベ
ルとなると対応するバンク活性化信号RTO0〜RTO
7を一定時間だけアクティブであるハイレベルとする。
各バンク100〜107は、対応しているバンク活性化信
号RTO0〜RTO7がアクティブとなることにより活
性化される。
ンク100〜107を活性化するタイミングを制御するた
めのタイミング・ジェネレータ9を有している。タイミ
ング・ジェネレータ9は、行アドレス活性化信号RAS
B0〜RASB7を入力し、この各行アドレス活性化信
号RASB0〜RASB7がアクティブであるロウレベ
ルとなると対応するバンク活性化信号RTO0〜RTO
7を一定時間だけアクティブであるハイレベルとする。
各バンク100〜107は、対応しているバンク活性化信
号RTO0〜RTO7がアクティブとなることにより活
性化される。
【0010】また、タイミング・ジェネレータ9は、リ
フレッシュ信号8がアクティブであるハイレベルとなる
と全てのバンク活性化信号RTO0〜RTO7を一定期
間アクティブとする。
フレッシュ信号8がアクティブであるハイレベルとなる
と全てのバンク活性化信号RTO0〜RTO7を一定期
間アクティブとする。
【0011】次に、この従来のタイミング・ジェネレー
タ9の回路図を図5に示す。
タ9の回路図を図5に示す。
【0012】このタイミング・ジェネレータ9は、イン
バータ870〜877と、アンド回路860〜867と、イ
ンバータ800〜807と、タイミング生成部81と、ナ
ンド回路840〜847と、インバータ850〜857とか
ら構成されている。また、タイミング生成部81は、デ
ィレイ素子820〜827と、インバータ830〜837と
から構成されている。
バータ870〜877と、アンド回路860〜867と、イ
ンバータ800〜807と、タイミング生成部81と、ナ
ンド回路840〜847と、インバータ850〜857とか
ら構成されている。また、タイミング生成部81は、デ
ィレイ素子820〜827と、インバータ830〜837と
から構成されている。
【0013】図5では、行アドレス活性化信号RASB
1〜RASB6を入力してバンク活性化信号RTO1〜
RTO6を生成するための回路には図面が煩雑となるた
め符号を付していないが、符号が付されているものとし
て説明する。
1〜RASB6を入力してバンク活性化信号RTO1〜
RTO6を生成するための回路には図面が煩雑となるた
め符号を付していないが、符号が付されているものとし
て説明する。
【0014】次に、この従来の半導体記憶装置における
タイミング・ジェネレータ9の動作を図5および図6の
タイミングチャートを用いて説明する。
タイミング・ジェネレータ9の動作を図5および図6の
タイミングチャートを用いて説明する。
【0015】先ず、リフレッシュ時でない通常の動作に
ついて説明する。
ついて説明する。
【0016】この場合には、リフレッシュ信号8はイン
アクティブであるロウレベルであるためインバータ87
0〜877の出力はすべてハイレベルとなり、アンド回路
86 0〜867はそれぞれ行アドレス活性化信号RASB
0〜RASB7をそのままの論理で出力する。
アクティブであるロウレベルであるためインバータ87
0〜877の出力はすべてハイレベルとなり、アンド回路
86 0〜867はそれぞれ行アドレス活性化信号RASB
0〜RASB7をそのままの論理で出力する。
【0017】これからの動作の説明は、行アドレス活性
化信号RASB0からバンク活性化信号RTO0が生成
される動作について説明するが、行アドレス活性化信号
RASB1〜RASB7からバンク活性化信号RTO1
〜RTO7がそれぞれ生成される動作も同様であるため
その説明は省略する。
化信号RASB0からバンク活性化信号RTO0が生成
される動作について説明するが、行アドレス活性化信号
RASB1〜RASB7からバンク活性化信号RTO1
〜RTO7がそれぞれ生成される動作も同様であるため
その説明は省略する。
【0018】アンド回路860から出力された信号は、
インバータ800により論理反転され信号aとなる。そ
して、信号aは、ディレイ素子820により一定時間だ
け遅延され信号bとなり、さらにインバータ830によ
り論理反転され信号cとなる。そして、ナンド回路84
0において論理演算されることにより信号dが生成さ
れ、インバータ850により論理反転されることにより
バンク活性化信号RTO0が生成される。
インバータ800により論理反転され信号aとなる。そ
して、信号aは、ディレイ素子820により一定時間だ
け遅延され信号bとなり、さらにインバータ830によ
り論理反転され信号cとなる。そして、ナンド回路84
0において論理演算されることにより信号dが生成さ
れ、インバータ850により論理反転されることにより
バンク活性化信号RTO0が生成される。
【0019】図6のタイミングチャートを参照するとバ
ンク活性化信号RTO0がハイレベルとなる時間の長さ
は、ディレイ素子820の遅延時間により決定されるこ
とが分かる。
ンク活性化信号RTO0がハイレベルとなる時間の長さ
は、ディレイ素子820の遅延時間により決定されるこ
とが分かる。
【0020】次に、リフレッシュ時における動作につい
て説明する。
て説明する。
【0021】リフレッシュ時には、RASB0がアクテ
ィブであるハイレベルのままでリフレッシュ信号8がア
クティブであるハイレベルとなる。そして、リフレッシ
ュ信号8は、インバータ870において論理反転されロ
ウレベルとなりアンド回路860に入力されるため、ア
ンド回路860の出力はロウレベルとなる。このことに
より、ディレイ素子820の遅延時間により決定される
バンンク活性化信号RTO0が出力されるのはリフレッ
シュ時以外の場合と同様である。
ィブであるハイレベルのままでリフレッシュ信号8がア
クティブであるハイレベルとなる。そして、リフレッシ
ュ信号8は、インバータ870において論理反転されロ
ウレベルとなりアンド回路860に入力されるため、ア
ンド回路860の出力はロウレベルとなる。このことに
より、ディレイ素子820の遅延時間により決定される
バンンク活性化信号RTO0が出力されるのはリフレッ
シュ時以外の場合と同様である。
【0022】そして、リフレッシュ時にはリフレッシュ
信号8がアクティブとなることにより、バンク活性化信
号RTO0〜RTO7は全て同時にアクティブとなる。
信号8がアクティブとなることにより、バンク活性化信
号RTO0〜RTO7は全て同時にアクティブとなる。
【0023】この説明においては、リフレッシュ時にお
いて8つのバンクを全てアクティブとする場合について
説明したが、半導体記憶装置においては複数のバンクの
一部のみをアクティブとする場合もある。
いて8つのバンクを全てアクティブとする場合について
説明したが、半導体記憶装置においては複数のバンクの
一部のみをアクティブとする場合もある。
【0024】ここで、ディレイ素子820〜827は遅延
時間を長くしてバンク活性化信号RTO0〜RTO7が
ハイレベルとなる時間を一定時間確保するために、一般
的に数十段のインバータ又はバッファ等を直列に接続す
ることにより構成されている。そのため、ディレイ素子
820〜827は大きな回路面積を必要とする。
時間を長くしてバンク活性化信号RTO0〜RTO7が
ハイレベルとなる時間を一定時間確保するために、一般
的に数十段のインバータ又はバッファ等を直列に接続す
ることにより構成されている。そのため、ディレイ素子
820〜827は大きな回路面積を必要とする。
【0025】この従来のタイミング・ジェネレータ9で
は、バンク数と同じ数のディレイ素子が必要であるた
め、記憶容量が増えてバンク数が増えれば増える程タイ
ミング・ジェネレータのサイズが増大し半導体記憶装置
の回路面積が大幅に増加してしまうことになる。
は、バンク数と同じ数のディレイ素子が必要であるた
め、記憶容量が増えてバンク数が増えれば増える程タイ
ミング・ジェネレータのサイズが増大し半導体記憶装置
の回路面積が大幅に増加してしまうことになる。
【0026】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、そのタイミング・ジェネレータにおいて
バンク数と同数のディレイ素子が必要なため、バンク数
が増加するとタイミング・ジェネレータの回路面積が大
幅に増加するという問題点があった。
記憶装置では、そのタイミング・ジェネレータにおいて
バンク数と同数のディレイ素子が必要なため、バンク数
が増加するとタイミング・ジェネレータの回路面積が大
幅に増加するという問題点があった。
【0027】本発明の目的は、バンク数が増加してもタ
イミング・ジェネレータの回路面積が大幅に増加しない
半導体記憶装置を提供することである。
イミング・ジェネレータの回路面積が大幅に増加しない
半導体記憶装置を提供することである。
【0028】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、複数のバンク活性化信
号をそれぞれ入力し、前記複数のバンク活性化信号のう
ちの対応した信号がアクティブとなると活性化される複
数のバンクと、複数の行アドレス活性化信号を入力し、
リフレッシュ信号がリフレッシュ動作時ではないことを
示しているインアクティブの場合には、前記各行アドレ
ス活性化信号の変化を検出して前記各行アドレス活性化
信号に対応したワンショットパルス信号を出力するワン
ショット信号発生部と、前記リフレッシュ信号がリフレ
ッシュ動作時を示しているアクティブの場合に、前記複
数の行アドレス活性化信号のうちの定められた1つの行
アドレス活性化信号を入力し、該行アドレス活性化信号
がアクティブとなると一定期間アクティブとなるリフレ
ッシュ用バンク活性化信号を出力するリフレッシュ用タ
イミング生成部と、前記ワンショット信号発生部から出
力された複数のワンショットパルス信号を組み合わせる
ことにより該ワンショットパルス信号の数よりも少ない
数の信号に変換するエンコーダ部と、複数のディレイ素
子により構成され、前記エンコーダ部によって変換され
た信号を一定時間だけ遅延させるバンク間共有タイミン
グ生成部と、前記バンク間共有タイミング生成部から出
力された信号を前記エンコード部によって行われた変換
とは逆の変換を行うことにより前記ワンショット信号発
生部から出力された際と同じである元のワンショットパ
ルス信号に戻すための動作を行うデコード部と、前記ワ
ンショット信号発生部から出力されたワンショットパル
ス信号によりそれぞれセットされ、前記デコード部から
出力されたワンショットパルス信号によってそれぞれリ
セットされる複数のラッチ回路と、前記リフレッシュ用
バンク活性化信号と前記ラッチ回路の出力信号との間で
論理演算することによりどちらか一方の信号をバンク活
性化信号として出力する複数の論理回路とから構成され
ているタイミング・ジェネレータとを有している。
に、本発明の半導体記憶装置は、複数のバンク活性化信
号をそれぞれ入力し、前記複数のバンク活性化信号のう
ちの対応した信号がアクティブとなると活性化される複
数のバンクと、複数の行アドレス活性化信号を入力し、
リフレッシュ信号がリフレッシュ動作時ではないことを
示しているインアクティブの場合には、前記各行アドレ
ス活性化信号の変化を検出して前記各行アドレス活性化
信号に対応したワンショットパルス信号を出力するワン
ショット信号発生部と、前記リフレッシュ信号がリフレ
ッシュ動作時を示しているアクティブの場合に、前記複
数の行アドレス活性化信号のうちの定められた1つの行
アドレス活性化信号を入力し、該行アドレス活性化信号
がアクティブとなると一定期間アクティブとなるリフレ
ッシュ用バンク活性化信号を出力するリフレッシュ用タ
イミング生成部と、前記ワンショット信号発生部から出
力された複数のワンショットパルス信号を組み合わせる
ことにより該ワンショットパルス信号の数よりも少ない
数の信号に変換するエンコーダ部と、複数のディレイ素
子により構成され、前記エンコーダ部によって変換され
た信号を一定時間だけ遅延させるバンク間共有タイミン
グ生成部と、前記バンク間共有タイミング生成部から出
力された信号を前記エンコード部によって行われた変換
とは逆の変換を行うことにより前記ワンショット信号発
生部から出力された際と同じである元のワンショットパ
ルス信号に戻すための動作を行うデコード部と、前記ワ
ンショット信号発生部から出力されたワンショットパル
ス信号によりそれぞれセットされ、前記デコード部から
出力されたワンショットパルス信号によってそれぞれリ
セットされる複数のラッチ回路と、前記リフレッシュ用
バンク活性化信号と前記ラッチ回路の出力信号との間で
論理演算することによりどちらか一方の信号をバンク活
性化信号として出力する複数の論理回路とから構成され
ているタイミング・ジェネレータとを有している。
【0029】本発明では、ワンショット信号発生部は、
各行アドレス活性化信号の変化によりワンショットパル
ス信号を出力しラッチ回路をそれぞれセットする。そし
て、ワンショットパルス信号はエンコード部においてエ
ンコードされ、ワンショットパルス信号の数より少ない
数の信号に変換され、バンク間共有タイミング生成部に
おいて一定時間遅延された後にデコード部で元の信号に
復元されてから各ラッチ回路をそれぞれリセットする。
そして、リフレッシュ時には、リフレッシュ用タイミン
グ生成部がリフレッシュ用バンク活性化信号を出力する
ことにより全ての論理回路はバンク活性化信号を出力す
る。
各行アドレス活性化信号の変化によりワンショットパル
ス信号を出力しラッチ回路をそれぞれセットする。そし
て、ワンショットパルス信号はエンコード部においてエ
ンコードされ、ワンショットパルス信号の数より少ない
数の信号に変換され、バンク間共有タイミング生成部に
おいて一定時間遅延された後にデコード部で元の信号に
復元されてから各ラッチ回路をそれぞれリセットする。
そして、リフレッシュ時には、リフレッシュ用タイミン
グ生成部がリフレッシュ用バンク活性化信号を出力する
ことにより全ての論理回路はバンク活性化信号を出力す
る。
【0030】したがって、設けられているバンクより少
ない数のディレイ素子により各バンクに対応したバンク
活性化信号をそれぞ独立したタイミングで出力すること
ができる。
ない数のディレイ素子により各バンクに対応したバンク
活性化信号をそれぞ独立したタイミングで出力すること
ができる。
【0031】また、本発明の半導体記憶装置は、複数の
バンク活性化信号をそれぞれ入力し、前記複数のバンク
活性化信号のうちの対応した信号がアクティブとなると
活性化される複数のバンクと、複数の行アドレス活性化
信号を入力し、リフレッシュ信号がリフレッシュ動作時
ではないことを示しているインアクティブの場合には、
前記各行アドレス活性化信号の変化を検出して前記各行
アドレス活性化信号に対応したワンショットパルス信号
を出力、前記リフレッシュ信号がリフレッシュ動作時で
あることを示しているアクティブの場合には前記複数の
行アドレス活性化信号のうち定められた1つの行活性化
信号のみの変化を検出して該行アドレス活性化信号に対
応したワンショットパルス信号を出力するワンショット
信号発生部と、前記ワンショット信号発生部から出力さ
れた複数のワンショットパルス信号を組み合わせること
により該ワンショットパルス信号の数よりも少ない数の
信号に変換するエンコーダ部と、複数のディレイ素子に
より構成され、前記エンコーダ部によって変換された信
号を一定時間だけ遅延させるバンク間共有タイミング生
成部と、前記バンク間共有タイミング生成部から出力さ
れた信号を前記エンコード部によって行われた変換とは
逆の変換を行うことにより前記ワンショット信号発生部
から出力された際と同じである元のワンショットパルス
信号に戻すための動作を行うデコード部と、前記ワンシ
ョット信号発生部から出力されたワンショットパルス信
号によりそれぞれセットされ、前記デコード部から出力
されたワンショットパルス信号によってそれぞれリセッ
トされる複数のラッチ回路と、前記リフレッシュ信号が
アクティブの場合に、前記ワンショット信号発生部から
出力されたワンショットパルス信号が入力されている前
記ラッチ回路の出力を前記リフレッシュ用バンク活性化
信号として出力する第1の論理回路と、前記リフレッシ
ュ用バンク活性化信号と前記ラッチ回路の出力信号との
間で論理演算することによりどちらか一方の信号をバン
ク活性化信号として出力する複数の第2の論理回路とか
ら構成されているタイミング・ジェネレータとを有して
いる。
バンク活性化信号をそれぞれ入力し、前記複数のバンク
活性化信号のうちの対応した信号がアクティブとなると
活性化される複数のバンクと、複数の行アドレス活性化
信号を入力し、リフレッシュ信号がリフレッシュ動作時
ではないことを示しているインアクティブの場合には、
前記各行アドレス活性化信号の変化を検出して前記各行
アドレス活性化信号に対応したワンショットパルス信号
を出力、前記リフレッシュ信号がリフレッシュ動作時で
あることを示しているアクティブの場合には前記複数の
行アドレス活性化信号のうち定められた1つの行活性化
信号のみの変化を検出して該行アドレス活性化信号に対
応したワンショットパルス信号を出力するワンショット
信号発生部と、前記ワンショット信号発生部から出力さ
れた複数のワンショットパルス信号を組み合わせること
により該ワンショットパルス信号の数よりも少ない数の
信号に変換するエンコーダ部と、複数のディレイ素子に
より構成され、前記エンコーダ部によって変換された信
号を一定時間だけ遅延させるバンク間共有タイミング生
成部と、前記バンク間共有タイミング生成部から出力さ
れた信号を前記エンコード部によって行われた変換とは
逆の変換を行うことにより前記ワンショット信号発生部
から出力された際と同じである元のワンショットパルス
信号に戻すための動作を行うデコード部と、前記ワンシ
ョット信号発生部から出力されたワンショットパルス信
号によりそれぞれセットされ、前記デコード部から出力
されたワンショットパルス信号によってそれぞれリセッ
トされる複数のラッチ回路と、前記リフレッシュ信号が
アクティブの場合に、前記ワンショット信号発生部から
出力されたワンショットパルス信号が入力されている前
記ラッチ回路の出力を前記リフレッシュ用バンク活性化
信号として出力する第1の論理回路と、前記リフレッシ
ュ用バンク活性化信号と前記ラッチ回路の出力信号との
間で論理演算することによりどちらか一方の信号をバン
ク活性化信号として出力する複数の第2の論理回路とか
ら構成されているタイミング・ジェネレータとを有して
いる。
【0032】本発明は、ある1つのバンク活性化信号を
生成するための回路を用いてリフレッシュ用バンク活性
化信号を生成するようにして、上記の発明におけるリフ
レッシュ用タイミング生成部を設けずにリフレッシュ時
の動作を行なえるようにしたものである。
生成するための回路を用いてリフレッシュ用バンク活性
化信号を生成するようにして、上記の発明におけるリフ
レッシュ用タイミング生成部を設けずにリフレッシュ時
の動作を行なえるようにしたものである。
【0033】したがって、上記の発明よりさらに1つ少
ないディレイ素子のみで各バンクに対応したバンク活性
化信号をそれぞれ独立したタイミングで生成することが
できる。
ないディレイ素子のみで各バンクに対応したバンク活性
化信号をそれぞれ独立したタイミングで生成することが
できる。
【0034】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【0035】(第1の実施形態)図1は本発明の第1の
実施形態の半導体記憶装置におけるタイミング・ジェネ
レータの構成を示したブロック図である。
実施形態の半導体記憶装置におけるタイミング・ジェネ
レータの構成を示したブロック図である。
【0036】本実施形態の半導体記憶装置は、図4の従
来の半導体記憶装置に対して、タイミング・ジェネレー
タ9の替わりに図1に示すタイミング・ジェネレータを
用いたものである。
来の半導体記憶装置に対して、タイミング・ジェネレー
タ9の替わりに図1に示すタイミング・ジェネレータを
用いたものである。
【0037】本実施形態における、タイミング・ジェネ
レータは、図1に示すように、リフレッシュ用タイミン
グ生成部1と、ワンショット信号発生部2と、エンコー
ド部3と、バンク間共有タイミング生成部4と、デコー
ド部5とラッチ回路60〜67と、ナンド回路70〜77と
から構成されている。
レータは、図1に示すように、リフレッシュ用タイミン
グ生成部1と、ワンショット信号発生部2と、エンコー
ド部3と、バンク間共有タイミング生成部4と、デコー
ド部5とラッチ回路60〜67と、ナンド回路70〜77と
から構成されている。
【0038】リフレッシュ用タイミング生成部1は、イ
ンバータ13、15と、ディレイ素子14と、ナンド回
路16とから構成されている。
ンバータ13、15と、ディレイ素子14と、ナンド回
路16とから構成されている。
【0039】このリフレッシュ用タイミング生成部1
は、リフレッシュ信号8がハイレベルの場合に、行アド
レス活性化信号RASB0がロウレベルとなると一定時
間ハイレベルとなるリフレッシュ用バンク活性化信号R
TOCを出力する。
は、リフレッシュ信号8がハイレベルの場合に、行アド
レス活性化信号RASB0がロウレベルとなると一定時
間ハイレベルとなるリフレッシュ用バンク活性化信号R
TOCを出力する。
【0040】ワンショット信号発生部2は、インバータ
210〜217と、インバータ23と、インバータ240
〜247と、遅延回路220〜227と、ナンド回路250
〜257とから構成されている。
210〜217と、インバータ23と、インバータ240
〜247と、遅延回路220〜227と、ナンド回路250
〜257とから構成されている。
【0041】インバータ210〜217は、行アドレス活
性化信号RASB0〜RASB7をそれぞれ入力し、論
理反転して出力している。
性化信号RASB0〜RASB7をそれぞれ入力し、論
理反転して出力している。
【0042】遅延回路220〜227は、インバータ21
0〜217からの出力信号をそれぞれ一定時間遅延して出
力している。
0〜217からの出力信号をそれぞれ一定時間遅延して出
力している。
【0043】インバータ240〜247は、遅延回路22
0〜227からの出力信号をそれぞれ入力し、論理反転し
てから出力している。
0〜227からの出力信号をそれぞれ入力し、論理反転し
てから出力している。
【0044】インバータ23は、リフレッシュ信号8を
論理反転して出力している。
論理反転して出力している。
【0045】ナンド回路250〜257は、インバータ2
10〜217、240〜247からのそれぞれの出力信号お
よびインバータ23からの出力信号との間の論理積の反
転の演算を行ないその演算結果をワンショットパルス信
号RTOA0〜RTOA7として出力している。そし
て、ナンド回路250〜257には、インバータ23から
の出力信号が入力されているためリフレッシュ信号8が
ハイレベルとなった場合にはワンショット信号発生部2
の動作を全て停止するようになっている。
10〜217、240〜247からのそれぞれの出力信号お
よびインバータ23からの出力信号との間の論理積の反
転の演算を行ないその演算結果をワンショットパルス信
号RTOA0〜RTOA7として出力している。そし
て、ナンド回路250〜257には、インバータ23から
の出力信号が入力されているためリフレッシュ信号8が
ハイレベルとなった場合にはワンショット信号発生部2
の動作を全て停止するようになっている。
【0046】ここで、遅延回路220〜227は、入力し
た信号を一定時間遅延するための回路でありディレイ素
子410〜413、ディレイ素子14と同様な動作を行う
ものである。しかし、遅延回路220〜227は、ワンシ
ョットパルス信号を生成するための回路に用いられてい
るため、その遅延量はディレイ素子と比較してはるかに
少ないため必要な回路面積も大幅に少なくなっている。
た信号を一定時間遅延するための回路でありディレイ素
子410〜413、ディレイ素子14と同様な動作を行う
ものである。しかし、遅延回路220〜227は、ワンシ
ョットパルス信号を生成するための回路に用いられてい
るため、その遅延量はディレイ素子と比較してはるかに
少ないため必要な回路面積も大幅に少なくなっている。
【0047】エンコード部3と、ナンド回路310〜3
13と、ナンド回路320〜323と、ノア回路330〜3
33とから構成されている。
13と、ナンド回路320〜323と、ノア回路330〜3
33とから構成されている。
【0048】ナンド回路310〜313およびナンド回路
320〜323は、ワンショット信号発生部2から出力さ
れたワンショットパルス信号RTOA0〜RTOA7の
うち所定の2つの信号の間の論理積演算の反転の演算を
行なっている。
320〜323は、ワンショット信号発生部2から出力さ
れたワンショットパルス信号RTOA0〜RTOA7の
うち所定の2つの信号の間の論理積演算の反転の演算を
行なっている。
【0049】ノア回路330〜333は、ナンド回路32
0〜323とナンド回路320〜323とのそれぞれの出力
信号との間の論理和の反転の演算を行なっている。
0〜323とナンド回路320〜323とのそれぞれの出力
信号との間の論理和の反転の演算を行なっている。
【0050】バンク間共有タイミング生成部4は、ディ
レイ素子410〜413と、インバータ420〜423とか
ら構成されている。
レイ素子410〜413と、インバータ420〜423とか
ら構成されている。
【0051】ディレイ素子410〜413は、エンコード
部3から出力された信号をそれぞれ一定時間だけ遅延さ
せて出力している。
部3から出力された信号をそれぞれ一定時間だけ遅延さ
せて出力している。
【0052】インバータ420〜423は、ディレイ素子
410〜413からの出力信号を論理反転してワンショッ
トパルス信号RTOB0〜RTOB3として出力してい
る。
410〜413からの出力信号を論理反転してワンショッ
トパルス信号RTOB0〜RTOB3として出力してい
る。
【0053】デコード部5は、ノア回路510〜517、
520〜527と、ナンド回路530〜537と、インバー
タ54、55、56、・・とから構成されている。
520〜527と、ナンド回路530〜537と、インバー
タ54、55、56、・・とから構成されている。
【0054】ここで、図にはインバータ54、55、5
6のみが示されているが、図示されていないノア回路5
11〜516、521〜526にも所定の入力にはインバー
タが設けられている。そして、このインバータは、ラッ
チ回路60〜67をリセットするための信号を生成するデ
コード部5の各回路において、そのラッチ回路をセット
するためのワンショットパルス信号が、エンコード部3
においてエンコード後のワンショットパルス信号を生成
するための回路に入力されている場合にはそのエンコー
ド後のワンショットパルス信号を入力しているナンド回
路510〜517、520〜527の入力端子にのみ設けら
れている。
6のみが示されているが、図示されていないノア回路5
11〜516、521〜526にも所定の入力にはインバー
タが設けられている。そして、このインバータは、ラッ
チ回路60〜67をリセットするための信号を生成するデ
コード部5の各回路において、そのラッチ回路をセット
するためのワンショットパルス信号が、エンコード部3
においてエンコード後のワンショットパルス信号を生成
するための回路に入力されている場合にはそのエンコー
ド後のワンショットパルス信号を入力しているナンド回
路510〜517、520〜527の入力端子にのみ設けら
れている。
【0055】例えば、ワンショットパルス信号RTOA
0は、エンコード部3におけるワンショットパルス信号
RTOB0を生成するための回路とワンショットパルス
信号RTOB3を生成するための回路に入力されている
ため、デコード部5ではワンショットパルス信号RTO
B0とワンショットパルス信号RTOB3が入力される
ナンド回路510、520の入力端子にインバータ54、
55が設けられている。
0は、エンコード部3におけるワンショットパルス信号
RTOB0を生成するための回路とワンショットパルス
信号RTOB3を生成するための回路に入力されている
ため、デコード部5ではワンショットパルス信号RTO
B0とワンショットパルス信号RTOB3が入力される
ナンド回路510、520の入力端子にインバータ54、
55が設けられている。
【0056】ラッチ回路60は、ナンド回路610、62
0、とインバータ630によって構成されていて、ワンシ
ョットパルス信号RTOA0によってセットされ、ナン
ド回路530の出力信号によってリセットされる。ま
た、リセット信号57がナンド回路620に入力され、
このリセット信号57によってもリセットされるように
なっている。このリセット信号57は、初期状態におい
てラッチ回路60の出力が不定とならないように決定す
るための信号である。また、ラッチ回路61〜67も、ナ
ンド回路611〜617、621〜627、とインバータ6
31〜637によって構成されラッチ回路60と同様な動
作を行うためその説明は省略する。
0、とインバータ630によって構成されていて、ワンシ
ョットパルス信号RTOA0によってセットされ、ナン
ド回路530の出力信号によってリセットされる。ま
た、リセット信号57がナンド回路620に入力され、
このリセット信号57によってもリセットされるように
なっている。このリセット信号57は、初期状態におい
てラッチ回路60の出力が不定とならないように決定す
るための信号である。また、ラッチ回路61〜67も、ナ
ンド回路611〜617、621〜627、とインバータ6
31〜637によって構成されラッチ回路60と同様な動
作を行うためその説明は省略する。
【0057】ナンド回路70〜77は、ラッチ回路60〜
67からの出力信号とリフレッシュ用バンク活性化信号
RTOCとの間でそれぞれ論理演算を行ない、その演算
結果をバンク活性化信号RTO0〜RTO7として出力
する。
67からの出力信号とリフレッシュ用バンク活性化信号
RTOCとの間でそれぞれ論理演算を行ない、その演算
結果をバンク活性化信号RTO0〜RTO7として出力
する。
【0058】次に、本実施形態の動作について図1およ
び図2のタイミングチャートを参照して説明する。
び図2のタイミングチャートを参照して説明する。
【0059】図2は図1のタイミング・ジェネレータに
おいてバンク100とバンク101をタイミングを少しず
らせて活性化する際の動作を示したタイミングチャート
である。この図2においては、説明を簡単にするため、
ディレイ素子14、410〜413および遅延回路220
〜227以外の回路による遅延は無視して説明するもの
とする。
おいてバンク100とバンク101をタイミングを少しず
らせて活性化する際の動作を示したタイミングチャート
である。この図2においては、説明を簡単にするため、
ディレイ素子14、410〜413および遅延回路220
〜227以外の回路による遅延は無視して説明するもの
とする。
【0060】先ず、行アドレス活性化信号RASB0が
アクティブであるロウレベルになることによりワンショ
ット信号発生部2によりワンショットパルス信号RTO
A0が出力される。そして、ラッチ回路60では、ワン
ショットパルス信号RTOA0が出力されたことにより
セットされバンク活性化信号RTO0がハイレベルとな
る(時刻t1)。
アクティブであるロウレベルになることによりワンショ
ット信号発生部2によりワンショットパルス信号RTO
A0が出力される。そして、ラッチ回路60では、ワン
ショットパルス信号RTOA0が出力されたことにより
セットされバンク活性化信号RTO0がハイレベルとな
る(時刻t1)。
【0061】同様にして、行アドレス活性化信号RAS
B1がアクティブであるロウレベルになることによりワ
ンショット信号発生部2によりワンショットパルス信号
RTOA1が出力され、バンク活性化信号RTO1がハ
イレベルとなる(時刻t2)。
B1がアクティブであるロウレベルになることによりワ
ンショット信号発生部2によりワンショットパルス信号
RTOA1が出力され、バンク活性化信号RTO1がハ
イレベルとなる(時刻t2)。
【0062】そして、発生したワンショットパルス信号
RTOA0がエンコード部3のナンド回路310に入力
されることによりノア回路330からワンショットパル
ス信号RTOA0と同じ信号が出力される。そして、バ
ンク間共有タイミング生成部4を通過することによりデ
ィレイ素子410の遅延時間だけ遅延したワンショット
パルス信号RTOB0が出力される時刻(t3)。
RTOA0がエンコード部3のナンド回路310に入力
されることによりノア回路330からワンショットパル
ス信号RTOA0と同じ信号が出力される。そして、バ
ンク間共有タイミング生成部4を通過することによりデ
ィレイ素子410の遅延時間だけ遅延したワンショット
パルス信号RTOB0が出力される時刻(t3)。
【0063】同様にして、発生したワンショットパルス
信号RTOA1がエンコード部3のナンド回路311に
入力されることによりノア回路331からワンショット
パルス信号RTOA1と同じ信号が出力される。そし
て、バンク間共有タイミング生成部4を通過することに
よりディレイ素子411の遅延時間だけ遅延したワンシ
ョットパルス信号RTOB1が出力される時刻(t
4)。
信号RTOA1がエンコード部3のナンド回路311に
入力されることによりノア回路331からワンショット
パルス信号RTOA1と同じ信号が出力される。そし
て、バンク間共有タイミング生成部4を通過することに
よりディレイ素子411の遅延時間だけ遅延したワンシ
ョットパルス信号RTOB1が出力される時刻(t
4)。
【0064】また、発生したワンショットパルス信号R
TOA0、RTOA1がエンコード部3のナンド回路3
13に入力されることによりノア回路333からワンショ
ットパルス信号RTOA0、RTOA1を合わせた信号
が出力される。そして、バンク間共有タイミング生成部
4を通過することによりディレイ素子413の遅延時間
だけ遅延したワンショットパルス信号RTOB3が出力
される時刻(t3、4)。
TOA0、RTOA1がエンコード部3のナンド回路3
13に入力されることによりノア回路333からワンショ
ットパルス信号RTOA0、RTOA1を合わせた信号
が出力される。そして、バンク間共有タイミング生成部
4を通過することによりディレイ素子413の遅延時間
だけ遅延したワンショットパルス信号RTOB3が出力
される時刻(t3、4)。
【0065】そして、ワンショットパルス信号RTOB
0はインバータ54で論理反転され、ワンショットパル
ス信号RTOB1はそのままの論理でノア回路510に
おいて論理演算されることによりノア回路510からは
ワンショットパルス信号RTOB0と同じ信号のみが出
力される。同様にして、ワンショットパルス信号RTO
B3はインバータ55により論理反転されてからノア回
路520に入力されるため、ノア回路520からはワンシ
ョットパルス信号RTOB3と同じ信号が出力される。
そして、ワンショットパルス信号RTOB0、RTOB
3と同じ信号がナンド回路530において論理演算され
ることによりこの2つの信号のうち共通した信号のみが
論理反転されて出力される。そして、ラッチ回路60は
この信号を入力することによりその出力が反転するた
め、ナンド回路70から出力されていたバンク活性化信
号RTO0はインアクティブであるロウレベルとなる
(時刻t3)。
0はインバータ54で論理反転され、ワンショットパル
ス信号RTOB1はそのままの論理でノア回路510に
おいて論理演算されることによりノア回路510からは
ワンショットパルス信号RTOB0と同じ信号のみが出
力される。同様にして、ワンショットパルス信号RTO
B3はインバータ55により論理反転されてからノア回
路520に入力されるため、ノア回路520からはワンシ
ョットパルス信号RTOB3と同じ信号が出力される。
そして、ワンショットパルス信号RTOB0、RTOB
3と同じ信号がナンド回路530において論理演算され
ることによりこの2つの信号のうち共通した信号のみが
論理反転されて出力される。そして、ラッチ回路60は
この信号を入力することによりその出力が反転するた
め、ナンド回路70から出力されていたバンク活性化信
号RTO0はインアクティブであるロウレベルとなる
(時刻t3)。
【0066】また、同様にしてワンショットパルス信号
RTOB0、1、3によりバンク活性化信号RTO1も
インアクティブであるロウレベルとなる(時刻t4)。
RTOB0、1、3によりバンク活性化信号RTO1も
インアクティブであるロウレベルとなる(時刻t4)。
【0067】次に、図1のタイミング・ジェネレータに
おけるリフレッシュ時の動作について説明する。
おけるリフレッシュ時の動作について説明する。
【0068】リフレッシュ時には、リフレッシュ信号8
がアクティブであるハイレベルとなった後に、行アドレ
ス活性化信号RASB0がアクティブであるロウレベル
となる。そのため、リフレッシュ用タイミング生成部1
において一定期間だけロウレベルであるリフレッシュ用
バンク活性化信号RTOCが生成される。そして、リフ
レッシュ用バンク活性化信号RTOCはナンド回路70
〜77に入力されているため、ハイレベルの期間が一定
期間ハイレベルであるバンク活性化信号RTO0〜RT
O7がそれぞれ出力される。
がアクティブであるハイレベルとなった後に、行アドレ
ス活性化信号RASB0がアクティブであるロウレベル
となる。そのため、リフレッシュ用タイミング生成部1
において一定期間だけロウレベルであるリフレッシュ用
バンク活性化信号RTOCが生成される。そして、リフ
レッシュ用バンク活性化信号RTOCはナンド回路70
〜77に入力されているため、ハイレベルの期間が一定
期間ハイレベルであるバンク活性化信号RTO0〜RT
O7がそれぞれ出力される。
【0069】本実施形態の半導体記憶装置におけるタイ
ミング・ジェネレータは、バンク数が8であるにもかか
わらず、ディレイ素子410〜413とディレイ素子14
の5つのディレイ素子のみで各バンク100〜107に対
応したバンク活性化信号RTO0〜RTO7をそれぞれ
独立したタイミングで生成することができる。
ミング・ジェネレータは、バンク数が8であるにもかか
わらず、ディレイ素子410〜413とディレイ素子14
の5つのディレイ素子のみで各バンク100〜107に対
応したバンク活性化信号RTO0〜RTO7をそれぞれ
独立したタイミングで生成することができる。
【0070】本実施形態は、図5の従来の半導体記憶装
置におけるタイミング・ジェネレータと比較してディレ
イ素子の数が8から5へと減少しているが、ワンショッ
ト信号発生部2、エンコード部3、デコード部5ラッチ
回路60〜67等の他の周辺回路が増加している。しか
し、ディレイ素子の回路面積は他の回路の回路面積と比
較してはるかに大きいため、本実施形態におけるタイミ
ング・ジェネレータを用いることによりトータルでの回
路面積を削減することができる。特に、今後半導体記憶
装置の記憶容量が増加し設けられるバンクの数が増えれ
ば増える程、本実施形態におけるタイミング・ジェネレ
ータを用いた場合の回路面積の削減効果は大きくなる。
置におけるタイミング・ジェネレータと比較してディレ
イ素子の数が8から5へと減少しているが、ワンショッ
ト信号発生部2、エンコード部3、デコード部5ラッチ
回路60〜67等の他の周辺回路が増加している。しか
し、ディレイ素子の回路面積は他の回路の回路面積と比
較してはるかに大きいため、本実施形態におけるタイミ
ング・ジェネレータを用いることによりトータルでの回
路面積を削減することができる。特に、今後半導体記憶
装置の記憶容量が増加し設けられるバンクの数が増えれ
ば増える程、本実施形態におけるタイミング・ジェネレ
ータを用いた場合の回路面積の削減効果は大きくなる。
【0071】(第2の実施形態)図3は本発明の第2の
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図1中と同番号は同じ構成要素を示す。
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図1中と同番号は同じ構成要素を示す。
【0072】本実施形態の半導体記憶装置のタイミング
・ジェネレータは、図1の第1の実施形態におけるタイ
ミング・ジェネレータに対して、リフレッシュ用タイミ
ング生成部1を削除し、ワンショット信号発生部2をワ
ンショット信号発生部92に置き換え、ナンド回路70
をインバータ11に置き換え、ナンド回路12を新たに
設けたものである。
・ジェネレータは、図1の第1の実施形態におけるタイ
ミング・ジェネレータに対して、リフレッシュ用タイミ
ング生成部1を削除し、ワンショット信号発生部2をワ
ンショット信号発生部92に置き換え、ナンド回路70
をインバータ11に置き換え、ナンド回路12を新たに
設けたものである。
【0073】ワンショット信号発生部92は、図1にお
けるワンショット信号発生部2に対して、3入力のナン
ド回路250を2入力のナンド回路93に置き換えるこ
とによりリフレッシュ信号8がハイレベルとなった場合
でもワンショットパルス信号RTOA0が出力されるよ
うにしたものである。
けるワンショット信号発生部2に対して、3入力のナン
ド回路250を2入力のナンド回路93に置き換えるこ
とによりリフレッシュ信号8がハイレベルとなった場合
でもワンショットパルス信号RTOA0が出力されるよ
うにしたものである。
【0074】インバータ11は、ラッチ回路60の出力
信号を論理反転してバンク活性化信号RTO0として出
力する。
信号を論理反転してバンク活性化信号RTO0として出
力する。
【0075】ナンド回路12は、ラッチ回路60におけ
るナンド回路610の出力信号とリフレッシュ信号8と
の間で論理演算を行ないその演算結果をリフレッシュ用
バンク活性化信号RTOCとして出力している。
るナンド回路610の出力信号とリフレッシュ信号8と
の間で論理演算を行ないその演算結果をリフレッシュ用
バンク活性化信号RTOCとして出力している。
【0076】次に、本実施形態の動作について図3を参
照して説明する。
照して説明する。
【0077】リフレッシュ信号8がロウレベルであり、
リフレッシュ動作を行う場合以外の通常の動作時が行わ
れる場合には、図1の第1の実施形態と動作は同様であ
るためその説明は省略する。
リフレッシュ動作を行う場合以外の通常の動作時が行わ
れる場合には、図1の第1の実施形態と動作は同様であ
るためその説明は省略する。
【0078】次に、リフレッシュ信号8がハイレベルと
なるリフレッシュが行われる際の動作について説明す
る。
なるリフレッシュが行われる際の動作について説明す
る。
【0079】この場合には、リフレッシュ信号8がハイ
レベルのためインバータ23の出力はロウレベルとなり
ナンド回路251〜257の出力は全てインアクティブで
あるハイレベルとなる。しかし、ナンド回路93には、
インバータ23の出力が入力されていないため、行アド
レス活性化信号RASB0がロウレベルとなるとワンシ
ョットパルス信号RTOA0が出力される。そのため、
ラッチ回路60におけるナンド回路610の出力信号は一
定期間ハイレベルとなる信号が出力される。そして、リ
フレッシュ信号8がハイレベルであるため、ナンド回路
12は、ナンド回路610の出力信号を論理反転した信
号をリフレッシュ用バンク活性化信号RTOCとして出
力する。
レベルのためインバータ23の出力はロウレベルとなり
ナンド回路251〜257の出力は全てインアクティブで
あるハイレベルとなる。しかし、ナンド回路93には、
インバータ23の出力が入力されていないため、行アド
レス活性化信号RASB0がロウレベルとなるとワンシ
ョットパルス信号RTOA0が出力される。そのため、
ラッチ回路60におけるナンド回路610の出力信号は一
定期間ハイレベルとなる信号が出力される。そして、リ
フレッシュ信号8がハイレベルであるため、ナンド回路
12は、ナンド回路610の出力信号を論理反転した信
号をリフレッシュ用バンク活性化信号RTOCとして出
力する。
【0080】そして、リフレッシュ用バンク活性化信号
RTOCは、ナンド回路71〜77に入力されることによ
り一定期間ハイレベルとなるバンク活性化信号RTO1
〜RTO7として出力される。
RTOCは、ナンド回路71〜77に入力されることによ
り一定期間ハイレベルとなるバンク活性化信号RTO1
〜RTO7として出力される。
【0081】上記第1の実施形態では、リフレッシュ時
に各バンクを同時にアクティブとするための信号である
リフレッシュ用バンク活性化信号RTOCを生成するた
めにリフレッシュ用タイミング生成部1を設けていた
が、本実施形態ではバンク活性化信号RTO0を生成す
るための回路を用いてリフレッシュ用バンク活性化信号
RTOCを生成するようにしたものである。
に各バンクを同時にアクティブとするための信号である
リフレッシュ用バンク活性化信号RTOCを生成するた
めにリフレッシュ用タイミング生成部1を設けていた
が、本実施形態ではバンク活性化信号RTO0を生成す
るための回路を用いてリフレッシュ用バンク活性化信号
RTOCを生成するようにしたものである。
【0082】本実施形態の半導体記憶装置におけるタイ
ミング・ジェネレータは、バンク数が8であるにもかか
わらず、上記第1の実施形態より1つ少ないディレイ素
子410〜413の4つのディレイ素子のみで各バンク1
00〜107に対応したバンク活性化信号RTO0〜RT
O7をそれぞれ独立したタイミングで生成することがで
きる。
ミング・ジェネレータは、バンク数が8であるにもかか
わらず、上記第1の実施形態より1つ少ないディレイ素
子410〜413の4つのディレイ素子のみで各バンク1
00〜107に対応したバンク活性化信号RTO0〜RT
O7をそれぞれ独立したタイミングで生成することがで
きる。
【0083】上記第1および第2の実施形態では、バン
ク数が8の場合を用いて説明したが、本発明はこれに限
定されるものではなく他のバンク数の半導体記憶装置に
も適用することができるものである。この場合には、バ
ンク数を2Nとするとディレイ素子の数を、第1の実施
形態ではN+1個、第2の実施形態ではN+2個に削減
することができる。
ク数が8の場合を用いて説明したが、本発明はこれに限
定されるものではなく他のバンク数の半導体記憶装置に
も適用することができるものである。この場合には、バ
ンク数を2Nとするとディレイ素子の数を、第1の実施
形態ではN+1個、第2の実施形態ではN+2個に削減
することができる。
【0084】また、上記第1および第2の実施形態にお
ける1ショット信号発生部2、92は入力した信号の立
ち下がりまたは立ち上がりを検出して1ショットパルス
信号を発生することができれば上記の実施形態において
説明した構成に限定されるされるものではなく、単安定
マルチバイブレータ等の他の回路を用いて構成するよう
にしてもよい。
ける1ショット信号発生部2、92は入力した信号の立
ち下がりまたは立ち上がりを検出して1ショットパルス
信号を発生することができれば上記の実施形態において
説明した構成に限定されるされるものではなく、単安定
マルチバイブレータ等の他の回路を用いて構成するよう
にしてもよい。
【0085】また、エンコード部3、デコード部5も上
記第1および第2の実施形態において説明した回路構成
に限定されるものではなく、発生したワンショットパル
ス信号をエンコードし、エンコードされたワンショット
パルス信号をデコードすることができる回路であれば他
の回路を用いてもよい。
記第1および第2の実施形態において説明した回路構成
に限定されるものではなく、発生したワンショットパル
ス信号をエンコードし、エンコードされたワンショット
パルス信号をデコードすることができる回路であれば他
の回路を用いてもよい。
【0086】
【発明の効果】以上説明したように、本発明は、バンク
数が増加してもタイミング・ジェネレータの回路面積が
大幅に増加することを防ぐことができるという効果を有
する。
数が増加してもタイミング・ジェネレータの回路面積が
大幅に増加することを防ぐことができるという効果を有
する。
【図1】本発明の第1の実施形態の半導体記憶装置にお
けるタイミング・ジェネレータの構成を示した回路図で
ある。
けるタイミング・ジェネレータの構成を示した回路図で
ある。
【図2】図1のタイミング・ジェネレータの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図3】本発明の第2の実施形態の半導体記憶装置にお
けるタイミング・ジェネレータの構成を示した回路図で
ある。
けるタイミング・ジェネレータの構成を示した回路図で
ある。
【図4】複数バンクから成る半導体記憶装置の構成を示
したブロック図である。
したブロック図である。
【図5】図4中のタイミング・ジェネレータ9の構成を
示した回路図である。
示した回路図である。
【図6】図4中のタイミング・ジェネレータ9の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
1 リフレッシュ用タイミング生成部 2 ワンショット信号発生部 3 エンコード部 4 バンク間共有タイミング生成部 5 デコード部 60〜67 ラッチ回路 70〜77 ナンド回路 8 リフレッシュ信号 9 タイミングジェネレータ 100〜107 バンク 11 インバータ 12 ナンド回路 13 インバータ 14 ディレイ素子 15 インバータ 16 ナンド回路 210〜217 インバータ 220〜227 遅延回路 23 インバータ 240〜247 インバータ 250〜257 ナンド回路 310〜314 ナンド回路 320〜324 ナンド回路 410〜414 ディレイ素子 420〜424 インバータ 510〜517 ノア回路 520〜527 ノア回路 530〜537 ナンド回路 54〜56 インバータ 57 リセット信号 610〜617 ナンド回路 620〜627 ナンド回路 630〜637 インバータ 800〜807 インバータ 81 タイミング生成部 820〜827 ディレイ素子 830〜837 インバータ 840〜847 ナンド回路 850〜857 インバータ 860〜867 アンド回路 870〜877 インバータ 92 ワンショット信号発生部 RASB0〜RASB7 行アドレス活性化信号 RTO0〜RTO7 バンク活性化信号 RTOC リフレッシュバンク活性化信号 RTOA0〜RTOA7 ワンショットパルス信号 RTOB0〜RTOB3 ワンショットパルス信号
Claims (9)
- 【請求項1】 複数のバンク活性化信号をそれぞれ入力
し、前記複数のバンク活性化信号のうちの対応した信号
がアクティブとなると活性化される複数のバンクと、 複数の行アドレス活性化信号を入力し、リフレッシュ信
号がリフレッシュ動作時ではないことを示しているイン
アクティブの場合には、前記各行アドレス活性化信号の
変化を検出して前記各行アドレス活性化信号に対応した
ワンショットパルス信号を出力するワンショット信号発
生部と、 前記リフレッシュ信号がリフレッシュ動作時を示してい
るアクティブの場合に、前記複数の行アドレス活性化信
号のうちの定められた1つの行アドレス活性化信号を入
力し、該行アドレス活性化信号がアクティブとなると一
定期間アクティブとなるリフレッシュ用バンク活性化信
号を出力するリフレッシュ用タイミング生成部と、 前記ワンショット信号発生部から出力された複数のワン
ショットパルス信号を組み合わせることにより該ワンシ
ョットパルス信号の数よりも少ない数の信号に変換する
エンコーダ部と、 複数のディレイ素子により構成され、前記エンコーダ部
によって変換された信号を一定時間だけ遅延させるバン
ク間共有タイミング生成部と、 前記バンク間共有タイミング生成部から出力された信号
を前記エンコード部によって行われた変換とは逆の変換
を行うことにより前記ワンショット信号発生部から出力
された際と同じである元のワンショットパルス信号に戻
すための動作を行うデコード部と、 前記ワンショット信号発生部から出力されたワンショッ
トパルス信号によりそれぞれセットされ、前記デコード
部から出力されたワンショットパルス信号によってそれ
ぞれリセットされる複数のラッチ回路と、 前記リフレッシュ用バンク活性化信号と前記ラッチ回路
の出力信号との間で論理演算することによりどちらか一
方の信号をバンク活性化信号として出力する複数の論理
回路とから構成されているタイミング・ジェネレータと
を有する半導体記憶装置。 - 【請求項2】 前記リフレッシュ用タイミング生成部
が、 前記定められた1つの行アドレス活性化信号を入力して
論理反転して出力する第1のインバータと、 前記第1のインバータからの出力信号を一定時間遅延し
て出力する第1のディレイ素子と、 前記第1のディレイ素子から出力された信号を論理反転
して出力する第2のインバータと、 前記第1のインバータ、前記第2のインバータおよび前
記リフレッシュ信号の間の論理積の反転を演算し、該演
算結果をリフレッシュ用バンク活性化信号として出力す
る第1のナンド回路とから構成されている請求項1記載
の半導体記憶装置。 - 【請求項3】 前記ワンショト信号発生部が、 前記各行アドレス活性化信号をそれぞれ入力して論理反
転して出力する複数の第3のインバータと、 前記各第3のインバータからの出力信号をそれぞれ一定
時間遅延して出力する複数の遅延回路と、 前記各遅延回路から出力された信号を論理反転して出力
する第4の複数のインバータと、 前記リフレッシュ信号を論理反転して出力する第5のイ
ンバータと、 前記各第3のインバータ、前記各第4のインバータおよ
び前記第5のインバータのそれぞれの出力の間の論理積
の反転をそれぞれ演算し、該演算結果をワンショットパ
ルス信号として出力する複数の第2のナンド回路とから
構成されている請求項1または2記載の半導体記憶装
置。 - 【請求項4】 複数のバンク活性化信号をそれぞれ入力
し、前記複数のバンク活性化信号のうちの対応した信号
がアクティブとなると活性化される複数のバンクと、 複数の行アドレス活性化信号を入力し、リフレッシュ信
号がリフレッシュ動作時ではないことを示しているイン
アクティブの場合には、前記各行アドレス活性化信号の
変化を検出して前記各行アドレス活性化信号に対応した
ワンショットパルス信号を出力、前記リフレッシュ信号
がリフレッシュ動作時であることを示しているアクティ
ブの場合には前記複数の行アドレス活性化信号のうち定
められた1つの行活性化信号のみの変化を検出して該行
アドレス活性化信号に対応したワンショットパルス信号
を出力するワンショット信号発生部と、 前記ワンショット信号発生部から出力された複数のワン
ショットパルス信号を組み合わせることにより該ワンシ
ョットパルス信号の数よりも少ない数の信号に変換する
エンコーダ部と、 複数のディレイ素子により構成され、前記エンコーダ部
によって変換された信号を一定時間だけ遅延させるバン
ク間共有タイミング生成部と、 前記バンク間共有タイミング生成部から出力された信号
を前記エンコード部によって行われた変換とは逆の変換
を行うことにより前記ワンショット信号発生部から出力
された際と同じである元のワンショットパルス信号に戻
すための動作を行うデコード部と、 前記ワンショット信号発生部から出力されたワンショッ
トパルス信号によりそれぞれセットされ、前記デコード
部から出力されたワンショットパルス信号によってそれ
ぞれリセットされる複数のラッチ回路と、 前記リフレッシュ信号がアクティブの場合に、前記ワン
ショット信号発生部から出力されたワンショットパルス
信号が入力されている前記ラッチ回路の出力を前記リフ
レッシュ用バンク活性化信号として出力する第1の論理
回路と、 前記リフレッシュ用バンク活性化信号と前記ラッチ回路
の出力信号との間で論理演算することによりどちらか一
方の信号をバンク活性化信号として出力する複数の第2
の論理回路とから構成されているタイミング・ジェネレ
ータとを有する半導体記憶装置。 - 【請求項5】 前記ワンショト信号発生部が、 前記各行アドレス活性化信号をそれぞれ入力して論理反
転して出力する複数の第3のインバータと、 前記各第3のインバータからの出力信号をそれぞれ一定
時間遅延して出力する複数の遅延回路と、 前記各遅延回路から出力された信号を論理反転して出力
する第4の複数のインバータと、 前記リフレッシュ信号を論理反転して出力する第5のイ
ンバータと、 前記複数の第3のインバータのうちの所定の1つの第3
のインバータの出力と、前記第4のインバータのうちの
前記所定の第3のインバータに対応した所定の第4のイ
ンバータの出力との間の論理積の反転を演算し、該演算
結果をワンショットパルス信号として出力する第2のナ
ンド回路と、 前記複数の第3のインバータのうちの前記所定の第3の
インバータ以外の出力と、前記複数の第4のインバータ
のうちの前記所定の第4のインバータ以外の出力および
前記第5のインバータの出力の間の論理積の反転をそれ
ぞれ演算し、該演算結果をワンショットパルス信号とし
て出力する複数の第3のナンド回路とから構成されてい
る請求項4記載の半導体記憶装置。 - 【請求項6】 前記エンコード部が、 前記ワンショト信号発生部から出力された各ワンショッ
トパルス信号のうちの所定の2つのワンショットパルス
信号の間の論理演算を行う複数の第3の論理回路と、 前記ワンショト信号発生部から出力された各ワンショッ
トパルス信号のうちの前記第3の論理回路に入力された
ワンショットパルス信号とは異なる所定の2つのワンシ
ョットパルス信号の間の論理演算を行う複数の第4の論
理回路と、 前記各第3の論理回路の出力信号と前記各第4の論理回
路の出力信号との間の論理演算を行う複数の第5の論理
回路とから構成されている請求項1から5のいずれか1
項記載の半導体記憶装置。 - 【請求項7】 前記第3および前記第4の論理回路がナ
ンド回路であり、前記第5の論理回路がノア回路である
請求項6記載の半導体記憶装置。 - 【請求項8】 前記デコード部が、 前記バンク間共有タイミング生成部からから出力された
各ワンショットパルス信号のうちの所定の2つのワンシ
ョットパルス信号の間の論理演算を行う複数の第6の論
理回路と、 前記バンク間共有タイミング生成部から出力された各ワ
ンショットパルス信号のうちの前記第6の論理回路に入
力されたワンショットパルス信号とは異なる所定の2つ
のワンショットパルス信号の間の論理演算を行う複数の
第7の論理回路と、 前記各第6の論理回路の出力信号と前記各第7の論理回
路の出力信号との間の論理演算を行う複数の第8の論理
回路とから構成されている請求項1から7のいずれか1
項記載の半導体記憶装置。 - 【請求項9】 前記第6および前記第7の論理回路が、
入力した2つのワンショットパルス信号のうち、前記エ
ンコード部で組み合わされた信号が組み合わされる前に
復元されるように所定のワンショットパルス信号のみを
論理反転してから論理和の反転の演算を行う論理回路で
あり、 前記第8の論理回路がナンド回路である請求項8記載の
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04356298A JP3221483B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04356298A JP3221483B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11242885A JPH11242885A (ja) | 1999-09-07 |
JP3221483B2 true JP3221483B2 (ja) | 2001-10-22 |
Family
ID=12667197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04356298A Expired - Fee Related JP3221483B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体記憶装置 |
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---|---|
JP (1) | JP3221483B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3259764B2 (ja) * | 1997-11-28 | 2002-02-25 | 日本電気株式会社 | 半導体記憶装置 |
CN1303612C (zh) * | 2001-08-01 | 2007-03-07 | 联华电子股份有限公司 | 选择性存储器刷新电路与刷新方法 |
-
1998
- 1998-02-25 JP JP04356298A patent/JP3221483B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11242885A (ja) | 1999-09-07 |
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