JPS59216268A - マルチポ−トｒａｍを有する情報処理装置 - Google Patents
マルチポ−トｒａｍを有する情報処理装置Info
- Publication number
- JPS59216268A JPS59216268A JP9177483A JP9177483A JPS59216268A JP S59216268 A JPS59216268 A JP S59216268A JP 9177483 A JP9177483 A JP 9177483A JP 9177483 A JP9177483 A JP 9177483A JP S59216268 A JPS59216268 A JP S59216268A
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- Japan
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- processing device
- information processing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の秘する技術分野〕
本発明は，タト耶情報処理装置からのアクセスが可能な
マルチボー｝ＲＡＭを有する情報処理装置に関する。
マルチボー｝ＲＡＭを有する情報処理装置に関する。
示す。
情報処理装置１以外の外部情報処理装置７からその内紙
され一Ｃいるマルチボー｝ＲＡＩＶｌ．３に書き込みを
行なうと，そのマルチボートＲＡＭ３に竹き込みが行な
われたという情報が、このマルチボ−｝ＲＡＭ３の一部
であるセマフォ４と呼はれるアドレスに１き込まれる。
され一Ｃいるマルチボー｝ＲＡＩＶｌ．３に書き込みを
行なうと，そのマルチボートＲＡＭ３に竹き込みが行な
われたという情報が、このマルチボ−｝ＲＡＭ３の一部
であるセマフォ４と呼はれるアドレスに１き込まれる。
これをセマフォをセットするという。ＣＰＬＩ（中央制
御処理装置）２がマルチボートＲＡＭ３に豊き込みが行
なわれたということを知るには、このセマフォ４を時々
ポーリングしてコードが騰き込まれているかどうか確認
する必要がある。
御処理装置）２がマルチボートＲＡＭ３に豊き込みが行
なわれたということを知るには、このセマフォ４を時々
ポーリングしてコードが騰き込まれているかどうか確認
する必要がある。
この従来方式の問題点は，外部情報処理装置７がマルチ
ポー）ＲＡＭ３に書き込みケ行ってがらＣＰＵ２がセマ
フォ４をポーリングして書き込まれたことを知る丑でに
時間（タイムラグ）がかがるということと％複数ある外
部情報処理装置ｉｆ７のどの装置が碧−さ込みを行った
かが、分らないということである。−！た、タイムラグ
を少なくするためにポーリングの周期ケ短かくするとＣ
ＰＵ２が他の処理ケする時Ｕが少なくなってしまうとい
う問題点がある。
ポー）ＲＡＭ３に書き込みケ行ってがらＣＰＵ２がセマ
フォ４をポーリングして書き込まれたことを知る丑でに
時間（タイムラグ）がかがるということと％複数ある外
部情報処理装置ｉｆ７のどの装置が碧−さ込みを行った
かが、分らないということである。−！た、タイムラグ
を少なくするためにポーリングの周期ケ短かくするとＣ
ＰＵ２が他の処理ケする時Ｕが少なくなってしまうとい
う問題点がある。
本発明の目的は、かかる従来のマルチポートＲＡ Ｍ
ｉ廟する情報処理装置の問題点を、割込み回路及びアド
レス保持回路を付加することにょジ鈎１１消し、どの外
部１Ｂ報処理装瞳がら梵き込春があったか？直ちに確認
できるようにし、システムの処理能力の向上を図ったと
ころのマルチボートＲＡＭケ有する情報処理装置を提供
することにある。
ｉ廟する情報処理装置の問題点を、割込み回路及びアド
レス保持回路を付加することにょジ鈎１１消し、どの外
部１Ｂ報処理装瞳がら梵き込春があったか？直ちに確認
できるようにし、システムの処理能力の向上を図ったと
ころのマルチボートＲＡＭケ有する情報処理装置を提供
することにある。
ポー）ＲＡＭと、該マルチポー）ＲＡＭに前記外部情報
処理装置から情報を書き込む際に書き込みが行なわれた
というコード全前記外部情報処理装置が前記マルチポー
）ＲＡＭ内のこの外部情報処理装置に対応したアドレス
に摺き込む手段を（Ｉｉｉｉえるマルチポー） ＲＡ
Ｍを有する情報処理装置において、前記外部情報処理装
置からの書き込みに応じて前記情報処理装置に害０込み
信号を送出する割込手段と、前記コードが書き込まれた
アドレスを保持するアドレス保持手段とを営んで構成さ
れる。
処理装置から情報を書き込む際に書き込みが行なわれた
というコード全前記外部情報処理装置が前記マルチポー
）ＲＡＭ内のこの外部情報処理装置に対応したアドレス
に摺き込む手段を（Ｉｉｉｉえるマルチポー） ＲＡ
Ｍを有する情報処理装置において、前記外部情報処理装
置からの書き込みに応じて前記情報処理装置に害０込み
信号を送出する割込手段と、前記コードが書き込まれた
アドレスを保持するアドレス保持手段とを営んで構成さ
れる。
以下、本発明の実施例について１図面全参照して詳細に
説明する。
説明する。
第２図は５本発明の一実施例を示すブロック図である。
なお第１商に示した従来例と同じものには、同一参照数
字を付しである。
字を付しである。
本実施例の情報処理装置１′は、従来のマルチポートＲ
ＡＭ３’ｉ有する情報処理装置１（第１図参照）に、マ
ルチポー）ＲＡＭ３に外部情報処理装置７からのデータ
書き込みに応じて、ＣＰＵ２に割込み信号１０ケ送出す
る割込み回路８と、このマルチボートＲＡＭに書き込み
が行なわれたコードアドレスケ保持するアドレス保持回
路９を付加して構成されている。
ＡＭ３’ｉ有する情報処理装置１（第１図参照）に、マ
ルチポー）ＲＡＭ３に外部情報処理装置７からのデータ
書き込みに応じて、ＣＰＵ２に割込み信号１０ケ送出す
る割込み回路８と、このマルチボートＲＡＭに書き込み
が行なわれたコードアドレスケ保持するアドレス保持回
路９を付加して構成されている。
次に、本実施の動作ｆ！−ｈ、明する。
マルチボートＲＡＭ３に外部情報処理装置７から外部バ
ス６を辿して書き込みが行なわれたとする。この時、告
き込みを行なった外部１１１′￥１ｊ処理装置７は、売
き込みを行なったという操体のコードをマルチポー）Ｒ
ＡＭの一部のセマフォ４のそれぞれの外部・１１報処理
装置７に対応したアドレスに層き込む。
ス６を辿して書き込みが行なわれたとする。この時、告
き込みを行なった外部１１１′￥１ｊ処理装置７は、売
き込みを行なったという操体のコードをマルチポー）Ｒ
ＡＭの一部のセマフォ４のそれぞれの外部・１１報処理
装置７に対応したアドレスに層き込む。
セマフォ４にコードが書き込捷れると１割込み回路８は
肌）込み信号１０ケＣＰＬ］２に対して発生する。この
割込みに、Ｊ：！；１ｃＰＴＪ２はマルチボートＲＡＭ
、３に外部・１゛ｄ報処理装置７から碧き込みがあった
ことｋ ’Ａ＋き込みの１１後に知ることができる。
肌）込み信号１０ケＣＰＬ］２に対して発生する。この
割込みに、Ｊ：！；１ｃＰＴＪ２はマルチボートＲＡＭ
、３に外部・１゛ｄ報処理装置７から碧き込みがあった
ことｋ ’Ａ＋き込みの１１後に知ることができる。
また、書き込みケ行なった外部情報処理装置・・１７が
コードヶ書き込んだセマフォ４のアドレスは。
コードヶ書き込んだセマフォ４のアドレスは。
アドレス保持回路９に保持されるので、どの外部情報処
理装置７からマルチポー）ＲＡＭ３にＶ）き込みを行な
ったかが確認できる。
理装置７からマルチポー）ＲＡＭ３にＶ）き込みを行な
ったかが確認できる。
すなわち２本実施例によると、従来のように外部情報処
理装置がマルチボートＲＡＭにデータケ居き込んだこと
？Ｃｐｕが知るためのタイムラグが生じないので、装置
全体の処理能力が向上される。
理装置がマルチボートＲＡＭにデータケ居き込んだこと
？Ｃｐｕが知るためのタイムラグが生じないので、装置
全体の処理能力が向上される。
以上詳細に説明したとおり１本発明のマルボー）ＲＡＭ
を有する情報処理装置は、他の外部情報処理装置がマル
チポー）ＲＡＭに情報を■二ぎ込むと、割込みＩｉｉ号
を発生する割込み回路と、礁：き込みのコードアドレス
を保持するアドレス保持回路を備え、どの外部ｊ＾報処
Ｊ！！装僧が招き込み２行なったかを書き込みの直後に
自動的に知ることができるので、独米のように、親き込
みがあったがどうかケいちいちポーリングする必要が無
くなり。
を有する情報処理装置は、他の外部情報処理装置がマル
チポー）ＲＡＭに情報を■二ぎ込むと、割込みＩｉｉ号
を発生する割込み回路と、礁：き込みのコードアドレス
を保持するアドレス保持回路を備え、どの外部ｊ＾報処
Ｊ！！装僧が招き込み２行なったかを書き込みの直後に
自動的に知ることができるので、独米のように、親き込
みがあったがどうかケいちいちポーリングする必要が無
くなり。
従ってそれに伴うタイムラグも発生せず、システムの処
理能力が向上するという効果を有している。
理能力が向上するという効果を有している。
一九
第１図は従来のマルボー）ＲＡＭ’ｔ；ｆＮする４１ｆ
Ｉ）（’４処理装置の一例を示すブロック図、第２図は
本発明の一実施１列のブロック図である。 １．１′・・・・・・情報処理装置、２・・・・・・Ｃ
ＰＩＪ、 ３・・・・・・マルチポー）ＲＡＭ、４・
・・・・・セマフォ、訃・・・・・内部バス、６・・・
・・・外部バス、７・・・・・・外部情報処理装置、８
・・・・・・割込み回路、９・・・・・・アドレス保持
回路、１０・・・・・・割込；９−信号。 ７−）、。 代坤人 弁理士 内 原 昔 ７・、し・′
Ｉ）（’４処理装置の一例を示すブロック図、第２図は
本発明の一実施１列のブロック図である。 １．１′・・・・・・情報処理装置、２・・・・・・Ｃ
ＰＩＪ、 ３・・・・・・マルチポー）ＲＡＭ、４・
・・・・・セマフォ、訃・・・・・内部バス、６・・・
・・・外部バス、７・・・・・・外部情報処理装置、８
・・・・・・割込み回路、９・・・・・・アドレス保持
回路、１０・・・・・・割込；９−信号。 ７−）、。 代坤人 弁理士 内 原 昔 ７・、し・′
Claims (1)
- 【特許請求の範囲】 ＲＡＭと、該マルチボー）ＲＡＭＫ前記外部情報処゛理
装置から情報を書き込む際に書き込みが行なわれたとい
うコードを前記外部情報処理装置が前記マルチボートＲ
ＡＭ内のこの外部情報処理装置：に対応したアドレスに
招き込む手段を備えるマルチボー）ＲＡＭを壱する情報
処理装置において。 前８ピ外部情報処理装置からの沓き込みに応じて前記情
報処理装置に割込み信号を送出する割込手段と、前記コ
ードが書き込まれたアドレスを保持するアドレス保持手
段とを含むことケ特徴とするマルチボー）ＲＡＩＩ廟す
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177483A JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177483A JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13413487A Division JPS62295165A (ja) | 1987-05-29 | 1987-05-29 | マルチポ−トｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216268A true JPS59216268A (ja) | 1984-12-06 |
| JPH0214741B2 JPH0214741B2 (ja) | 1990-04-09 |
Family
ID=14035926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177483A Granted JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221747A (ja) * | 1986-03-19 | 1987-09-29 | Fujitsu Ltd | マルチ・ポート・メモリ |
| JPH0397744U (ja) * | 1990-01-23 | 1991-10-08 |
-
1983
- 1983-05-25 JP JP9177483A patent/JPS59216268A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221747A (ja) * | 1986-03-19 | 1987-09-29 | Fujitsu Ltd | マルチ・ポート・メモリ |
| JPH0568796B2 (ja) * | 1986-03-19 | 1993-09-29 | Fujitsu Ltd | |
| JPH0397744U (ja) * | 1990-01-23 | 1991-10-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214741B2 (ja) | 1990-04-09 |
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