JPH01116861A - データ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、２つのプロセッサを複数チップの２ポート
メモリを介して結合し、このメモリをバッファとして両
プロセッサ間でブロック単位のデータ転送を行なうシス
テムに関する。

従来の技術 ２ポートメモリを介して結合されたプロセッサ間でブロ
ック単位でデータを転送するシステムは様々に応用され
ている（例えば特開昭６２−６３６１号）。この種のシ
ステムにおいて、バッファである２ポートメモリに相当
の大容量を準備しておく必要のある場合、当然ながら複
数のメモリチップを並列的に用いて必要な容量を確保す
る。

例えば、２ポートのメモリチップをＮ個用いてバッファ
を構成する。各メモリチップの容量は同じで、転送単位
である１ブロツクのデータ量をａとすると、各メモリチ
ップはｂブロン２分のデータを格納できるａＸｂを容量
をもっている。

ここで従来は、ブロック番号１〜ｂまでを第１チツプに
割当て、ブロック番号ｂ＋ｉ〜２ｂｔでを第２チツプ、
ブロック番号２ｂ＋１〜３ｂまでを第３チツプ、・・・
というように連続したブロック番号を順番に各メモリナ
ツプに割当てていた。

発明が解決しようとする問題点 上述した従来のシステムにおいて、例えばブロック番号
ｉからｉ十ｊまでｊブロク２分のデータをプロセッサＡ
からプロセッサＢに転送する場合を考える。２ボートメ
モリはポートが２つあっても、両ポートから同時にアク
セスできる訳ではなく、一方のポートからアクセス中で
あれば、それが終るまで他方のポートからのアクセス要
求は待たされる。したがって、プロセッサＡがあるメモ
リチップＸに次々とブロックデータを書き込んでいる最
中は、プロセッサＢはそのメモリチップＸからデータを
読み出すことはできない。プロセッサＢがブロック番号
ｉ＋ｊまでのデータを書き込み終わるか、あるいはその
途中で書き込み先が次のメモリチップ、Ｘ＋１に移ると
、プロセッサＢがメモリチップＸからデータを読み出す
ことができる。

上記で明らかなように、従来のシステムでは、ブロック
番号の連続したデータを転送する場合に、バッファから
データを読み出す側が待ち状態になることが多く、また
待ち時間も長くなる。そのため、プロセッサからプロセ
ッサへの実質的なデータ転送時間が長くなる。つまり高
速のデータ転送が行なえなかった。

この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、プロセッサ側に何らの負担をおわせるこ
となく、２ボートメモリを介してのデータ転送を従来よ
り高速に行なえるようにしたデータ転送システムを提供
することにある。

問題点を解決するための手段 そこでこの発明では、アドレス信号の一部を受けて２ボ
ートメモリのチップセレクト信号（複数チップのうちの
１つを指定する信号）を発生するアドレスデコーダを２
つのポートのそれぞれについて設け、このアドレスデコ
ーダによって連続したブロック番号を上記メモリの各チ
ップに分散して割当てた。

作用 本発明のシステムにおいて、例えばメモリチップがＸ（
！：ｙの２つであるとすると、ブロック番号１はｘ、　
２は７％　３はＸ、　４はｙｌ・・・というように１つ
おきにチップＸとｙに分散して割当てられる。したがっ
てプロセッサＡがブロック番号の連続したデータを書き
込む場合、１ブロツクごとにチップＸとｙとに交互に書
き込むことになる。そのため、データを読み出す側のプ
ロセッサＢは、プロセッサＡがチップｙＫデータを書き
込んでいるときチップＸからデータを読み出し、チップ
Ｘに書き込んでいるときチプｙから読み出す。これでデ
ータの書き込みと読み出しが並行して進行し、データ転
送時間が短くなる。

実施例 第１図は本発明の一実施例のシステム構成を示す。図の
ように、２つのプロセッサＡとＢが２チツプの２ポート
メモリＸとＹとを介して結合されている。メモリＸとＹ
はプロセッサＡとＢに対して並列に接続され、プロセッ
サＡのバス１ａとプロセッサＢのバス１ｂはメモリＸと
Ｙに対称に接続されている。

バスｌａ中のデータバス２ａはメモリＸとＹに共通に接
続され、下位の所定ビットのアドレスバス３ａもメモリ
ＸとＹに共通に接続されている。

上位の所定ビットのアドレスバス３ｂはアドレスデコー
ダ５ａに入力され、このデコーダ５ａからメモＩＪ　Ｘ
とＹのいずれかを指定するチップセレクト信号６ａ、６
ｂが出力される。

転送単位である１ブロツクのデータはｍワードからなる
。第２図に示すように、プロセッサからのアドレスの昇
順にｍワードごとにブロック番号が対応する。アドレス
デコーダ５ａは、ブロック番号の１つおきにチップセレ
クト信号６ａと６ｂを交互に発生するように回路構成さ
れている。つまシ、ブロック番号１はメモリＸ、２はＹ
、３はＸ、４はＹｌ・・・というように２つのメモリＸ
、　Ｙにブロック番号を分散して割当てている。プロセ
ッサＢとメモリＸ、Ｙの接続関係も同じであり、アドレ
スデコーダ５ｂの機能はデコーダ５ａと同じである。

以上のシステムにおいて、プロセッサＡがアドレスの昇
順に複数ブロック分のデータをバッファ（メモリＸとＹ
）に書き込み、プロセッサＢがそれを読み出すデータ転
送の動作は次のようになる。

まずブロック番号１のデータはメモリＸに書き込まれ、
続くブロック番号２のデータはメモリＹに書き込まれる
。この時点でプロセッサＢはメモリＸにアクセスでき、
プロセッサＡがメモリＹにブロック番号２のデータを書
き込んでいる最中に、プロセッサＢはメモリＸからブロ
ック番号１のデータを読み出す。次に、ブロック番号３
のデータがプロセッサＡによってメモリＸに書き込まれ
るが、その時点ではプロセッサＢはブロック番号２のデ
ータをメモリＹから読み出すことになる。このように２
つのメモＩＪ　ＸとＹが２つのプロセッサＡとＢによっ
て、交互に、かつ同時にアクセスされ、データと書き込
み動りと読み出し動作とが並行して進行する。

発明の効果 以上詳細に説明したように、この発明に係るデータ転送
システムによれば、バッファである２ポートメモリに対
するデータの書き込み動作とデータの読み出し動作が並
行して進められるので、従来のようにデータを読み出す
側のプロセッサが頻繁にかつ長時間アクセス待ちになる
ことがなくなシ、プロセンサ間のデータ転送を高速に行
なえる。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ転送システムの
概略構成図、第２図は同実施例におけるアドレスとブロ
ック番号とメモリチップの対応関係を示す概念図である
。 Ａ、Ｂ・・・プロセッサｖＸ、Ｙ・・・２ボートメモリ
、５ａ、５ｂ・・・アドレスデコーダ。 代理人の氏名　弁理士　中　尾　弊　男　ほか１名第　
２　因

Claims (1)

【特許請求の範囲】
1. ２つのプロセッサを複数チップの２ポートメモリを介し
   て結合し、このメモリをバッファとして両プロセッサ間
   でブロック単位のデータ転送を行なうシステムであって
   、アドレス信号の一部を受けて上記メモリのチップセレ
   クト信号を発生するアドレスデコーダを２つのポートの
   それぞれについて設け、このアドレスデコーダによって
   連続したブロック番号を上記メモリの各チップに分散し
   て割当てたことを特徴とするデータ転送システム。