JPS58182761A - デ−タチエツク方式 - Google Patents
デ−タチエツク方式Info
- Publication number
- JPS58182761A JPS58182761A JP57065949A JP6594982A JPS58182761A JP S58182761 A JPS58182761 A JP S58182761A JP 57065949 A JP57065949 A JP 57065949A JP 6594982 A JP6594982 A JP 6594982A JP S58182761 A JPS58182761 A JP S58182761A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- error
- parity
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は情報処理装置に於て同一のメモリを複数の目的
で使用した場合、該メモリ内で発生したエラーを使用目
的に適合したエラー情報として報告するエラーチェック
方式に関する。
で使用した場合、該メモリ内で発生したエラーを使用目
的に適合したエラー情報として報告するエラーチェック
方式に関する。
（ｂ） 従来技術と問題点
情報処理装置ｆＩ−構成する各穐装置にはメモリが多く
用いられており夫々の使用目的別に単一メモリを複数設
け、該メモリに於て発生するエラーのチェックも夫々別
個に設けられている０又単−メモリを複数の目的に使用
する場合も、該目的別にエラーチェックは行なわれてお
らず、該メモリのエラー表示のみである。従って前者は
メモリの数が多く必要で経済的ではなく後者はメモリエ
ラーの発生は認識し得ても使用目的別に該エラー′ｆｔ
認識し得ぬため、例えばデータバッファとして使用中の
データチェックエラー々らぼりトライ可能でありリカバ
リイも簡単であるが、制御データを格納するワークとし
て使用していた場合はりカパリイは重要であるにも拘ら
ず、エラー内容を区別して認識することが出来ず対応が
不充分となる欠点がある。
用いられており夫々の使用目的別に単一メモリを複数設
け、該メモリに於て発生するエラーのチェックも夫々別
個に設けられている０又単−メモリを複数の目的に使用
する場合も、該目的別にエラーチェックは行なわれてお
らず、該メモリのエラー表示のみである。従って前者は
メモリの数が多く必要で経済的ではなく後者はメモリエ
ラーの発生は認識し得ても使用目的別に該エラー′ｆｔ
認識し得ぬため、例えばデータバッファとして使用中の
データチェックエラー々らぼりトライ可能でありリカバ
リイも簡単であるが、制御データを格納するワークとし
て使用していた場合はりカパリイは重要であるにも拘ら
ず、エラー内容を区別して認識することが出来ず対応が
不充分となる欠点がある。
（ｅ） 発明の目的
本発明の目的は上記欠点を除くためメモリの使用目的に
応じてメモリでデータエラーが発生した場合、使用目的
別にエラー情報を区別して報告し得るデータチェック方
式を提供することにある０（ｄ） 発明の構成 本発明の構成はメモリの使用目的別にメモリインタフェ
ースレジスタとデータチェック回路とを設け、メモリで
データエラーが発生した場合メモリの使用目的別にエラ
ー情報を区別して報告し得るようにしたものである。
応じてメモリでデータエラーが発生した場合、使用目的
別にエラー情報を区別して報告し得るデータチェック方
式を提供することにある０（ｄ） 発明の構成 本発明の構成はメモリの使用目的別にメモリインタフェ
ースレジスタとデータチェック回路とを設け、メモリで
データエラーが発生した場合メモリの使用目的別にエラ
ー情報を区別して報告し得るようにしたものである。
（ａ） 発明の実施例
図は本発明の一実施例を示す回路のブロック図である。
メモリｌｔ−データバッファとして使用する他にワーク
として使用する例を示す。データバッファとして使用す
る時はマルチプレクサ６により端子ＤＡＴＡＡＤＤから
入るデータアドレスがメモリ１に与えられデータの書込
み又は読出しが行なわれる。メモリ１より読出されたデ
ータはメモリインタフェースレジスタ３にセットされデ
ータチェック回路５によりパリティチェックが行なわれ
る。パリティエラーの場合端子ＤＡＴＡＣ１ＣＫよりエ
ラーの報告が行なわれる。メモリ１がワークとして使用
される時はマルチプレクサ６により端子ＷＯＲＫＡＤＤ
から入るワークアドレスがメモリ１に与えられ制御デー
タの書込み又は読出しが行なわれる０メモリ１より読出
された制御データデータチェック回路４によりパリティ
チェックが行なわれる。パリティエラーが発生すると端
子ＷＯＲＫＣＨＥＣＫｊリエラー報告が行なわれる。
として使用する例を示す。データバッファとして使用す
る時はマルチプレクサ６により端子ＤＡＴＡＡＤＤから
入るデータアドレスがメモリ１に与えられデータの書込
み又は読出しが行なわれる。メモリ１より読出されたデ
ータはメモリインタフェースレジスタ３にセットされデ
ータチェック回路５によりパリティチェックが行なわれ
る。パリティエラーの場合端子ＤＡＴＡＣ１ＣＫよりエ
ラーの報告が行なわれる。メモリ１がワークとして使用
される時はマルチプレクサ６により端子ＷＯＲＫＡＤＤ
から入るワークアドレスがメモリ１に与えられ制御デー
タの書込み又は読出しが行なわれる０メモリ１より読出
された制御データデータチェック回路４によりパリティ
チェックが行なわれる。パリティエラーが発生すると端
子ＷＯＲＫＣＨＥＣＫｊリエラー報告が行なわれる。
（ｆ） 発明の詳細
な説明した如く本発明はメモリを複数の目的に使用する
ことにより経済的な装置を構成することが可能となり且
つ使用目的別にエラー情報が得られるためきめ細いリカ
バリイを行なうことが出来る。特に最近は大容量のメモ
リ素子が開発され１つのメモリ全複数の目的に使用し易
くなっておりソフトエラ一対策からもその効果は大なる
ものがある。
ことにより経済的な装置を構成することが可能となり且
つ使用目的別にエラー情報が得られるためきめ細いリカ
バリイを行なうことが出来る。特に最近は大容量のメモ
リ素子が開発され１つのメモリ全複数の目的に使用し易
くなっておりソフトエラ一対策からもその効果は大なる
ものがある。
図は本発明の一実施例を示す回路のブロック図である。
１はメモリ、２．３はメモリインタフェースレジスタ、
４，５はデータチェック回路、６はマルチプレクサであ
る。
４，５はデータチェック回路、６はマルチプレクサであ
る。
Claims (1)
- 同一メモリを複数の目的に使用する情報処理装置に於て
、メモリの使用目的に応じてメモリインタフェースレジ
スタとデータチェック回路とｔ−設は該メモリでデータ
エラーが発生した場合、使用目的別にエラー情報を区別
して報告することを特徴とするデータチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065949A JPS58182761A (ja) | 1982-04-20 | 1982-04-20 | デ−タチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065949A JPS58182761A (ja) | 1982-04-20 | 1982-04-20 | デ−タチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182761A true JPS58182761A (ja) | 1983-10-25 |
| JPS6242302B2 JPS6242302B2 (ja) | 1987-09-08 |
Family
ID=13301731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065949A Granted JPS58182761A (ja) | 1982-04-20 | 1982-04-20 | デ−タチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182761A (ja) |
-
1982
- 1982-04-20 JP JP57065949A patent/JPS58182761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242302B2 (ja) | 1987-09-08 |
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