JPS6242302B2 - - Google Patents
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- Publication number
- JPS6242302B2 JPS6242302B2 JP57065949A JP6594982A JPS6242302B2 JP S6242302 B2 JPS6242302 B2 JP S6242302B2 JP 57065949 A JP57065949 A JP 57065949A JP 6594982 A JP6594982 A JP 6594982A JP S6242302 B2 JPS6242302 B2 JP S6242302B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- error
- check
- multiple purposes
- Prior art date
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 33
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は情報処理装置に於て同一のメモリを複
数の目的で使用した場合、該メモリ内で発生した
エラーを使用目的に適合したエラー情報として報
告するエラーチエツク方式に関する。
数の目的で使用した場合、該メモリ内で発生した
エラーを使用目的に適合したエラー情報として報
告するエラーチエツク方式に関する。
(b) 従来技術と問題点
情報処理装置を構成する各種装置にはメモリが
多く用いられており夫々の使用目的別に単一メモ
リを複数設け、該メモリに於て発生するエラーの
チエツクも夫々別個に設けられている。又単一メ
モリを複数の目的に使用する場合も、該目的別に
エラーチエツクは行なわれておらず、該メモリの
エラー表示のみである。従つて前者はメモリの数
が多く必要で経済的ではなく後者はメモリエラー
の発生は認識し得ても使用目的別に該エラーを認
識し得ぬため、例えばデータバツフアとして使用
中のデータチエツクエラーならばリトライ可能で
ありリカバリイも簡単であるが、制御データを格
納するワークとして使用していた場合はリカバリ
イは重要であるにも拘らず、エラー内容を区別し
て認識することが出来ず対応が不充分となる欠点
がある。
多く用いられており夫々の使用目的別に単一メモ
リを複数設け、該メモリに於て発生するエラーの
チエツクも夫々別個に設けられている。又単一メ
モリを複数の目的に使用する場合も、該目的別に
エラーチエツクは行なわれておらず、該メモリの
エラー表示のみである。従つて前者はメモリの数
が多く必要で経済的ではなく後者はメモリエラー
の発生は認識し得ても使用目的別に該エラーを認
識し得ぬため、例えばデータバツフアとして使用
中のデータチエツクエラーならばリトライ可能で
ありリカバリイも簡単であるが、制御データを格
納するワークとして使用していた場合はリカバリ
イは重要であるにも拘らず、エラー内容を区別し
て認識することが出来ず対応が不充分となる欠点
がある。
(c) 発明の目的
本発明の目的は上記欠点を除くためメモリの使
用目的に応じてメモリでデータエラーが発生した
場合、使用目的別にエラー情報を区別して報告し
得るデータチエツク方式を提供することにある。
用目的に応じてメモリでデータエラーが発生した
場合、使用目的別にエラー情報を区別して報告し
得るデータチエツク方式を提供することにある。
(d) 発明の構成
本発明の構成はメモリの使用目的別にメモリイ
ンタフエースレジスタとデータチエツク回路とを
設け、メモリでデータエラーが発生した場合メモ
リの使用目的別にエラー情報を区別して報告し得
るようにしたものである。
ンタフエースレジスタとデータチエツク回路とを
設け、メモリでデータエラーが発生した場合メモ
リの使用目的別にエラー情報を区別して報告し得
るようにしたものである。
(e) 発明の実施例
図は本発明の一実施例を示す回路のブロツク図
である。メモリ１をデータバツフアとして使用す
る他にワークとして使用する例を示す。データバ
ツフアとして使用する時はマルチプレクサ６によ
り端子DATA ADDから入るデータアドレスがメ
モリ１に与えられデータの書込み又は読出しが行
なわれる。メモリ１より読出されたデータはメモ
リインタフエースレジスタ３にセツトされデータ
チエツク回路５によりパリテイチエツクが行なわ
れる。パリテイエラーの場合端子DATA
CHECKよりエラーの報告が行なわれる。メモリ
１がワークとして使用される時はマルチプレクサ
６により端子WORK ADDから入るワークアドレ
スがメモリ１に与えられ制御データの書込み又は
読出しが行なわれる。メモリ１より読出された制
御データはメモリインタフエースレジスタ２にセ
ツトされデータチエツク回路４によりパリテイチ
エツクが行なわれる。パリテイエラーが発生する
と端子WORK CHECKよりエラー報告が行なわ
れる。
である。メモリ１をデータバツフアとして使用す
る他にワークとして使用する例を示す。データバ
ツフアとして使用する時はマルチプレクサ６によ
り端子DATA ADDから入るデータアドレスがメ
モリ１に与えられデータの書込み又は読出しが行
なわれる。メモリ１より読出されたデータはメモ
リインタフエースレジスタ３にセツトされデータ
チエツク回路５によりパリテイチエツクが行なわ
れる。パリテイエラーの場合端子DATA
CHECKよりエラーの報告が行なわれる。メモリ
１がワークとして使用される時はマルチプレクサ
６により端子WORK ADDから入るワークアドレ
スがメモリ１に与えられ制御データの書込み又は
読出しが行なわれる。メモリ１より読出された制
御データはメモリインタフエースレジスタ２にセ
ツトされデータチエツク回路４によりパリテイチ
エツクが行なわれる。パリテイエラーが発生する
と端子WORK CHECKよりエラー報告が行なわ
れる。
(f) 発明の効果
以上説明した如く本発明はメモリを複数の目的
に使用することにより経済的な装置を構成するこ
とが可能となり且つ使用目的別にエラー情報が得
られるためきめ細いリカバリイを行なうことが出
来る。特に最近は大容量のメモリ素子が開発され
１つのメモリを複数の目的に使用し易くなつてお
りソフトエラー対策からもその効果は大なるもの
がある。
に使用することにより経済的な装置を構成するこ
とが可能となり且つ使用目的別にエラー情報が得
られるためきめ細いリカバリイを行なうことが出
来る。特に最近は大容量のメモリ素子が開発され
１つのメモリを複数の目的に使用し易くなつてお
りソフトエラー対策からもその効果は大なるもの
がある。
図は本発明の一実施例を示す回路のブロツク図
である。 １はメモリ、２，３はメモリインタフエースレ
ジスタ、４，５はデータチエツク回路、６はマル
チプレクサである。
である。 １はメモリ、２，３はメモリインタフエースレ
ジスタ、４，５はデータチエツク回路、６はマル
チプレクサである。
Claims (1)
- １ 同一メモリを複数の目的に使用する情報処理
装置に於て、メモリの使用目的に応じてメモリイ
ンタフエースレジスタとデータチエツク回路とを
設け該メモリでデータエラーが発生した場合、使
用目的別にエラー情報を区別して報告することを
特徴とするデータチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065949A JPS58182761A (ja) | 1982-04-20 | 1982-04-20 | デ−タチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065949A JPS58182761A (ja) | 1982-04-20 | 1982-04-20 | デ−タチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182761A JPS58182761A (ja) | 1983-10-25 |
| JPS6242302B2 true JPS6242302B2 (ja) | 1987-09-08 |
Family
ID=13301731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065949A Granted JPS58182761A (ja) | 1982-04-20 | 1982-04-20 | デ−タチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182761A (ja) |
-
1982
- 1982-04-20 JP JP57065949A patent/JPS58182761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182761A (ja) | 1983-10-25 |
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