JPS6055851B2 - アドレスパリティチェック方式 - Google Patents
アドレスパリティチェック方式Info
- Publication number
- JPS6055851B2 JPS6055851B2 JP55179821A JP17982180A JPS6055851B2 JP S6055851 B2 JPS6055851 B2 JP S6055851B2 JP 55179821 A JP55179821 A JP 55179821A JP 17982180 A JP17982180 A JP 17982180A JP S6055851 B2 JPS6055851 B2 JP S6055851B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- parity check
- signal
- parity
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置、特に電子計算機の主記憶装置にお
けるアドレスパリテイチェック方式に関する。
けるアドレスパリテイチェック方式に関する。
記憶装置ではアドレス情報の異常を検出する手段とし
てアドレス情報送信側でパリテイビットを付加しておき
記憶素子に供給する直前でパリテイチェックを行うこと
が一般的に行なわれている。
てアドレス情報送信側でパリテイビットを付加しておき
記憶素子に供給する直前でパリテイチェックを行うこと
が一般的に行なわれている。
大容量化するダイナミック型ＩＣメモリでは、パッケー
ジのピン数をおさえるために２重アドレス方式を用いた
ものが一般化している。ドレス情報を行アドレスと列ア
ドレスの２組に分けて、時分割で入力させることにより
、アドレス情報用のＩＣパッケージのピン数を半分にお
さえようとするものである。
ジのピン数をおさえるために２重アドレス方式を用いた
ものが一般化している。ドレス情報を行アドレスと列ア
ドレスの２組に分けて、時分割で入力させることにより
、アドレス情報用のＩＣパッケージのピン数を半分にお
さえようとするものである。
この方式を用いたダイナミック型ＩＣメモリで構成され
た記憶装置では、行アドレスと列アドレスの両方につい
てアドレスパリテイチェックを行う必要がある。そのた
め、ＩＣメモリを実装した数十枚のメモリカードから構
成される記憶装置では、障害個所の判別をメモリカード
単位まで行えるようにエラー情報レジスタをメモリカー
ド分用意する必要があるため、２系統のアドレスパリテ
イエラー情報があると、一系統のアドレスパリテイチェ
ックに比べてエラー情報レジスタを２倍も必要とする欠
点があつた。 本発明は２重アドレス方式を用いたダイ
ナミック型ＩＣメモリがリフレッシュ時に行アドレスし
か使用しない点を利用して、一系統のパリテイチェック
回路で行アドレスと列アドレスのパリテイチェックを行
なえるアドレスパリテイチェック方式を提供することを
目的とするものである。 そしてこの目的は本発明によ
れば、パリテイビットを付加した行アドレス及び列アド
レスを時分割で行アドレスに引き続いて該列アドレスを
共通アドレス線によりダイナミック型記憶素子に供給し
て、データの読出し書込みを行う記憶装置において、該
記憶素子への書込動作及び読出動作時には、前記列アド
レス信号のパリテイチェックより前記共通アドレス線上
の信号の正常性をチェックし、リフレッシュ動作時には
、前記行アドレス信号のパリテイチェックにより前記共
通アドレス線上の信号の正常性をチェックすることによ
つて達成される。以下本発明の一実施例を図面により詳
述する。
た記憶装置では、行アドレスと列アドレスの両方につい
てアドレスパリテイチェックを行う必要がある。そのた
め、ＩＣメモリを実装した数十枚のメモリカードから構
成される記憶装置では、障害個所の判別をメモリカード
単位まで行えるようにエラー情報レジスタをメモリカー
ド分用意する必要があるため、２系統のアドレスパリテ
イエラー情報があると、一系統のアドレスパリテイチェ
ックに比べてエラー情報レジスタを２倍も必要とする欠
点があつた。 本発明は２重アドレス方式を用いたダイ
ナミック型ＩＣメモリがリフレッシュ時に行アドレスし
か使用しない点を利用して、一系統のパリテイチェック
回路で行アドレスと列アドレスのパリテイチェックを行
なえるアドレスパリテイチェック方式を提供することを
目的とするものである。 そしてこの目的は本発明によ
れば、パリテイビットを付加した行アドレス及び列アド
レスを時分割で行アドレスに引き続いて該列アドレスを
共通アドレス線によりダイナミック型記憶素子に供給し
て、データの読出し書込みを行う記憶装置において、該
記憶素子への書込動作及び読出動作時には、前記列アド
レス信号のパリテイチェックより前記共通アドレス線上
の信号の正常性をチェックし、リフレッシュ動作時には
、前記行アドレス信号のパリテイチェックにより前記共
通アドレス線上の信号の正常性をチェックすることによ
つて達成される。以下本発明の一実施例を図面により詳
述する。
第１図は本発明のアドレスパリテイチェック方式を適用
した記憶装置の一実施例構成図てあり、第２図はタイム
チャートを示す。第１図において、１は行アドレス信号
、２は列アドレス信号、３はアドレス２重化回路、４は
共通アドレス信号、５はメモリカード、６はＩＣメモリ
、７はパリテイチェック回路、８はアドレスパリテイエ
ラー情報レジスタ、９はオア回路、１０はエラー情報、
１１はエラー情報レジスタ、１２は起動信号、１３は動
作指定信号、１４はタイミング発生回路、１５は２重化
回路タイミング信号、１６はチェックタイミング信号を
それぞれ示す。
した記憶装置の一実施例構成図てあり、第２図はタイム
チャートを示す。第１図において、１は行アドレス信号
、２は列アドレス信号、３はアドレス２重化回路、４は
共通アドレス信号、５はメモリカード、６はＩＣメモリ
、７はパリテイチェック回路、８はアドレスパリテイエ
ラー情報レジスタ、９はオア回路、１０はエラー情報、
１１はエラー情報レジスタ、１２は起動信号、１３は動
作指定信号、１４はタイミング発生回路、１５は２重化
回路タイミング信号、１６はチェックタイミング信号を
それぞれ示す。
処理装置側よりのパリテイビットを付加された行アドレ
ス信号１と列アドレス信号２はアドレス２重化回路３に
入力し、メモリの読書動作時においては行と列の２重ア
ドレスにマルチプレクスされてメモリカード５へ供給さ
れる。
ス信号１と列アドレス信号２はアドレス２重化回路３に
入力し、メモリの読書動作時においては行と列の２重ア
ドレスにマルチプレクスされてメモリカード５へ供給さ
れる。
即ちメモリの読書動作時においては動作指定信号１３は
読書動作を指定しており、タイミング発生回路１４は行
及び列の２重化共通アトレス信号（第２図Ａ）を作成す
るためのタイミング信号１５を供給する。又、メモリの
リフレッシュ動作時においては、動作指定信号１３はリ
フレッシュ動作を指定しており、タイミング発生回路１
４は行アドレスのアドレス信号（第２図Ｃ）を作成する
ためのタイミング信号１５を供給する。メモリカード５
へ供給されたアドレス情報は、ＩＣメモリ６とパリテイ
チェック回路７に入力され、パリテイチェック結果は各
メモリカード５から集められて、アドレスパリテイエラ
ー情報レジスタ８にチェックタイミング信号１６により
格納される。
読書動作を指定しており、タイミング発生回路１４は行
及び列の２重化共通アトレス信号（第２図Ａ）を作成す
るためのタイミング信号１５を供給する。又、メモリの
リフレッシュ動作時においては、動作指定信号１３はリ
フレッシュ動作を指定しており、タイミング発生回路１
４は行アドレスのアドレス信号（第２図Ｃ）を作成する
ためのタイミング信号１５を供給する。メモリカード５
へ供給されたアドレス情報は、ＩＣメモリ６とパリテイ
チェック回路７に入力され、パリテイチェック結果は各
メモリカード５から集められて、アドレスパリテイエラ
ー情報レジスタ８にチェックタイミング信号１６により
格納される。
この格納されたパリテイチェック結果は読み書き動作時
なら列アドレス、リフレッシュ時なら行アドレスのもの
である。アドレスパリテイエラー情報レジスタ８に格納
された情報にエラーが存在すると、各アドレスパリテイ
エラー情報レジスタ８の出力をオアしたエラー情報１０
により、、エラー発生動作をエラー情報レジスタ１１に
保持して、エラーの起きたアノドレスが行アドレスか列
アドレスかの判別に用いる。
なら列アドレス、リフレッシュ時なら行アドレスのもの
である。アドレスパリテイエラー情報レジスタ８に格納
された情報にエラーが存在すると、各アドレスパリテイ
エラー情報レジスタ８の出力をオアしたエラー情報１０
により、、エラー発生動作をエラー情報レジスタ１１に
保持して、エラーの起きたアノドレスが行アドレスか列
アドレスかの判別に用いる。
なお、本方式によるアドレスパリテイチェックでは、リ
フレッシュ時にならなければ行アドレスの異常を検出で
きないが、リフレッシュ周期は充分早いため問題とはな
らない。
フレッシュ時にならなければ行アドレスの異常を検出で
きないが、リフレッシュ周期は充分早いため問題とはな
らない。
本発明は、２重アドレス方式のダイナミック型ＩＣメモ
リがリフレッシュ時に行アドレスしか使用しない点を利
用して、リフレッシュ時の行アドレスを読み書き動作時
の列アドレスの存在するタイミングまで保持させておき
、読み書き動作時に列アドレスのパリテイチェックを行
う回路をそのまま使用して行アドレスのパリテイチェッ
クを可能としたものである。
リがリフレッシュ時に行アドレスしか使用しない点を利
用して、リフレッシュ時の行アドレスを読み書き動作時
の列アドレスの存在するタイミングまで保持させておき
、読み書き動作時に列アドレスのパリテイチェックを行
う回路をそのまま使用して行アドレスのパリテイチェッ
クを可能としたものである。
以上説明したように２重アドレス方式を使用したダイナ
ミック型１Ｃメモリでも、一系統のアドレスパリテイチ
ェック回路で行アドレスと列アドレスの異常検出が行え
、チェック回路が大きく削減できる効果がある。
ミック型１Ｃメモリでも、一系統のアドレスパリテイチ
ェック回路で行アドレスと列アドレスの異常検出が行え
、チェック回路が大きく削減できる効果がある。
第１図は本発明のアドレスパリテイチェック方式を適用
した記憶装置の一実施例構成図、第２図はタイムチャー
トを示す。 図において、１は行アドレス信号、２は列アトス信号、
３はアドレス２重化回路、４は共通アドレス信号、５は
メモリカード、６はＩＣメモリ、７はパリテイチェック
回路、８はアドレスパリテイエラー情報レジスタ、９は
オア回路、１０はエラー情報、１１はエラー情報レジス
タ、１６はチェックタイミング信号をそれぞれ示す。
した記憶装置の一実施例構成図、第２図はタイムチャー
トを示す。 図において、１は行アドレス信号、２は列アトス信号、
３はアドレス２重化回路、４は共通アドレス信号、５は
メモリカード、６はＩＣメモリ、７はパリテイチェック
回路、８はアドレスパリテイエラー情報レジスタ、９は
オア回路、１０はエラー情報、１１はエラー情報レジス
タ、１６はチェックタイミング信号をそれぞれ示す。
Claims (1)
- １ パリテイビットを付加した行アドレス及び列アドレ
スを時分割で、且つ、該行アドレスに引き続いて該列ア
ドレスを共通アドレス線によりダイナミック型記憶素子
に供給して、データの読出し書込みを行う記憶装置にお
いて、該記憶素子への書込動作及び読出動作時には、前
記列アドレス信号のパリテイチェックにより前記共通ア
ドレス線上の信号の正常性をチェックし、リフレッシュ
動作時には、前記行アドレス信号のパリテイチェックに
より前記共通アドレス線上の信号の正常性をチェックす
ることを特徴とするアドレスパリテイチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179821A JPS6055851B2 (ja) | 1980-12-19 | 1980-12-19 | アドレスパリティチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179821A JPS6055851B2 (ja) | 1980-12-19 | 1980-12-19 | アドレスパリティチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57103555A JPS57103555A (en) | 1982-06-28 |
| JPS6055851B2 true JPS6055851B2 (ja) | 1985-12-06 |
Family
ID=16072473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55179821A Expired JPS6055851B2 (ja) | 1980-12-19 | 1980-12-19 | アドレスパリティチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055851B2 (ja) |
-
1980
- 1980-12-19 JP JP55179821A patent/JPS6055851B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57103555A (en) | 1982-06-28 |
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