JPS5968898A - Ｔｌｂにおける保護キ−のチエツク方式 - Google Patents

Ｔｌｂにおける保護キ−のチエツク方式

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JPS5968898A
JPS5968898A JP57160122A JP16012282A JPS5968898A JP S5968898 A JPS5968898 A JP S5968898A JP 57160122 A JP57160122 A JP 57160122A JP 16012282 A JP16012282 A JP 16012282A JP S5968898 A JPS5968898 A JP S5968898A
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JP
Japan
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tlb
error
circuit
parity
parity check
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JP57160122A
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JPS6238744B2 (ja
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Tsutomu Tanaka
勉 田中
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は１青報処理システムにおけるＴＬＩＢ（テーブ
ル・ルックアサイド・バッファ）中に、王妃１意の保護
を行なうだめの保護キーを登録して１更用する場合の、
該保護キーのパリティチェックに関する。
〔発明の従来技術〕
保獲キーは、１’　Ｌ　Ｂ　Ｋ登録しても使用されない
（又は部用しない）場合があるため、従来よりパリディ
チェックはＴＬＢに登録する前には行われず、ＴＬＢか
ら読出したときに行なっている。
そのため、主記憶（ＭＳ）から送られて米たときにエラ
ーがあったのか、ＴＬＢに登録した後でエラーが発生し
たのかを区別することができない。
しかし、主記憶から送られて来た時のエラーは、ＭＳキ
ーエラーとして、筐たＴＬＢ内でのエラーはＴＬＢエラ
ーとして別々の処理をしなくてはいけない。
〔発明の目的〕
本発明はチェックのだめの時間遅れを伴なわず、かつＭ
ＳエラーとＴＬＢエラーとを区別することを目的とする
。
〔発明の実施例〕
図は本発明の一実施例回路ブロック図であり、ｌはキ一
部用のＭＳ続出しレジスタ　１／はキ一部に対するパリ
ティ部用のＭＳＭ出しレジスタ、２はレジスタｌ、１′
の内容全体に対するパリティを発生する回路、３．３’
、４はＴＬＢへの書込みしジスタ、５はＴＬＢ、６．６
”、’７　はＴＬＢ続出しレジスタ、８はレジスタ６．
６′に対するパリティチーツク回路、９はレジスタ６．
６′及ｄグの全体に対するパリティチェック回路、１０
は否定回路、１１はＡＮＤ１ｇｌ路である。
パリティチェック回路８でエラーが検出されただけでは
、そのエラーがＴＬＢへの書込みの前に生じたか、後に
生じたかは判らない。そのときもしも、パリティチェッ
ク回＃５９でエラーが検出されなければ、前記エラーは
ＴＬＢへの曹込み前にＭＳでエラーを生じていたものと
見做される。またパリティチェック回路９でもエラーが
送出されれば、前記エラーはＴＬＢ登録後に生じたもの
と見做される。
〔発明の効果」 本発明によれば、ＴＬＢｄ出し時に２柚のチェックをす
ることにより、ＭＳエラーとＴＬＢエラーの区別が０Ｔ
能となシ、適切なエラー処理を行なうことがｃｉＴ　ｕ
＠となる。
【図面の簡単な説明】
図は本発明の一来施例回路ブロック図であり、２はパリ
ティ発生回路、８，９はパリティチェツー゛−１−，ｉ

Claims (1)

    【特許請求の範囲】
  1. 主６己憶にある保−キーをＴＬＢＶＣ，Ｍ録して１更用
    する方式においてＴＬＢに保護キーを登録するときに、
    保護キーとそのパリティを含んだ全ビットに対してパリ
    ティジェネＶ−トした耕しいパリテる沫−キーのチェッ
    ク方式。
JP57160122A 1982-09-14 1982-09-14 Ｔｌｂにおける保護キ−のチエツク方式 Granted JPS5968898A (ja)

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JPS5968898A true JPS5968898A (ja) 1984-04-18
JPS6238744B2 JPS6238744B2 (ja) 1987-08-19

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63228352A (ja) * 1987-03-18 1988-09-22 Hitachi Ltd 仮想計算機システム
JPH04184649A (ja) * 1990-11-20 1992-07-01 Fujitsu Ltd 情報処理装置
JP2007032811A (ja) * 2005-07-29 2007-02-08 Fujinon Corp 雲台システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5175355A (ja) * 1974-12-25 1976-06-29 Fujitsu Ltd
JPS55135396A (en) * 1979-04-05 1980-10-22 Mitsubishi Electric Corp Error correction/detection system of memory unit

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