JPS63228352A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPS63228352A JPS63228352A JP62061013A JP6101387A JPS63228352A JP S63228352 A JPS63228352 A JP S63228352A JP 62061013 A JP62061013 A JP 62061013A JP 6101387 A JP6101387 A JP 6101387A JP S63228352 A JPS63228352 A JP S63228352A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 6
- 230000000717 retained effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 3
- 101000603411 Homo sapiens Neuropeptides B/W receptor type 2 Proteins 0.000 description 2
- 102100038843 Neuropeptides B/W receptor type 2 Human genes 0.000 description 2
- GVVPGTZRZFNKDS-JXMROGBWSA-N geranyl diphosphate Chemical compound CC(C)=CCC\C(C)=C\CO[P@](O)(=O)OP(O)(O)=O GVVPGTZRZFNKDS-JXMROGBWSA-N 0.000 description 2
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 1
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- JJSMYTSEKDSFKK-UHFFFAOYSA-N n,n-dimethyl-3-thioxanthen-9-ylidenepropan-1-amine Chemical compound C1=CC=C2C(=CCCN(C)C)C3=CC=CC=C3SC2=C1 JJSMYTSEKDSFKK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229950004922 prothixene Drugs 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機に係り、特に仮想アドレス空間で記
憶保護手段を有する場合に好適な仮想計算機システムの
記憶保護方式に関する。
憶保護手段を有する場合に好適な仮想計算機システムの
記憶保護方式に関する。
Ｍ組のアドレス変換手段を有する仮想計算機システムに
ついては、特公昭５８−５８７５２に記載されているが
、記憶保護については配慮されていなかった。
ついては、特公昭５８−５８７５２に記載されているが
、記憶保護については配慮されていなかった。
また仮想計算機システムの記憶保護についてはＭ＝２の
場合について、アイ・ビー・エム システム／３７０
エクステント アーキテクチャ インタープリテイブ
エグゼキューシ嘴ン（ニス・−！−−２２−７０９５
−Ｑ ）第１８頁（Ｉ Ｂ Ｍ Ｓｙｓｔｅｍ／３７
０Ｅｘｔｅｎｄｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｉｎ
ｔｅｒｐｒｅｔｉｖｇ ＥｘｅｃｕｔｉｏｎＳ Ａ２２
−７０９５− ＯＰ、１８）において論じられている。
場合について、アイ・ビー・エム システム／３７０
エクステント アーキテクチャ インタープリテイブ
エグゼキューシ嘴ン（ニス・−！−−２２−７０９５
−Ｑ ）第１８頁（Ｉ Ｂ Ｍ Ｓｙｓｔｅｍ／３７
０Ｅｘｔｅｎｄｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｉｎ
ｔｅｒｐｒｅｔｉｖｇ ＥｘｅｃｕｔｉｏｎＳ Ａ２２
−７０９５− ＯＰ、１８）において論じられている。
本文献に開示されるシステムはゲスト計算機（第１の仮
想アドレス空間を持つ仮想計算機）のセグメント・プロ
チクシーン（システム／３７０モード時）またはページ
・ブロテクシ１ン（３７０−ＸＡモード時）と、ホスト
計算機のページ・プロチクシーンとが共に適用されてい
る。このシステムにおいては記憶保護例外が発生すると
、それがたとえホスト計算機のページ・プロチクシラン
による場合でも、常にゲスト計算機に記憶保護例外を報
告する仕様になっており、ゲスト計算機で発生したのか
、ホスト計算機で発生したのか区別がつかない。
想アドレス空間を持つ仮想計算機）のセグメント・プロ
チクシーン（システム／３７０モード時）またはページ
・ブロテクシ１ン（３７０−ＸＡモード時）と、ホスト
計算機のページ・プロチクシーンとが共に適用されてい
る。このシステムにおいては記憶保護例外が発生すると
、それがたとえホスト計算機のページ・プロチクシラン
による場合でも、常にゲスト計算機に記憶保護例外を報
告する仕様になっており、ゲスト計算機で発生したのか
、ホスト計算機で発生したのか区別がつかない。
上記第２の従来技術では、ホスト計算機のページ・プｑ
テクシ醜ンによる記憶保護例外が発生しても、ゲスト計
算機に記憶保護例外を報告するため、ゲスト計算機のプ
ログラムが実計算機で実行された場合と動作が異なって
しまう。すなわち、実計算機で実行した場合には、ホス
ト計算機が存在しないのであるから、前記のホスト計算
機によるページ・ブロテクシ醜ンによる記憶保護例外は
発生しない。しかし本来、仮想計算機で実行されるプロ
グラムは、あたかも実計算機で実行されているかのよう
に、つまり実計算機で実行した時と同じ動作なすべきで
ある。
テクシ醜ンによる記憶保護例外が発生しても、ゲスト計
算機に記憶保護例外を報告するため、ゲスト計算機のプ
ログラムが実計算機で実行された場合と動作が異なって
しまう。すなわち、実計算機で実行した場合には、ホス
ト計算機が存在しないのであるから、前記のホスト計算
機によるページ・ブロテクシ醜ンによる記憶保護例外は
発生しない。しかし本来、仮想計算機で実行されるプロ
グラムは、あたかも実計算機で実行されているかのよう
に、つまり実計算機で実行した時と同じ動作なすべきで
ある。
本発明の目的は、仮想計算機の記憶保護例外の発生を、
実計算機で実行した場合と全（同じにすることにある。
実計算機で実行した場合と全（同じにすることにある。
上記目的は、Ｎレベルの仮想計算機またはホスト計算機
の記憶保護例外の検出を、Ｎレベルのいずれのレベルで
発生したものであるかを識別できる手段を設け、記憶保
護例外が発生した場合には、発生したレベルに対応する
仮想計算機またはゲスト計算機に割込むことにより、達
成される。
の記憶保護例外の検出を、Ｎレベルのいずれのレベルで
発生したものであるかを識別できる手段を設け、記憶保
護例外が発生した場合には、発生したレベルに対応する
仮想計算機またはゲスト計算機に割込むことにより、達
成される。
例えば、セグメントまたはページ・プロチクシランにつ
いてはアドレス変換バッファ（ＴＬＢ）Ｋ、第ルベルの
仮想計算機の仮想アドレス（第１の仮想アドレス）と実
アドレス（第Ｍの仮想アドレスを第Ｍのアドレス変換手
段を用いて変換したアドレスで、ホスト計算計の実アド
レス）の対を登録すると共に、Ｍ段のアドレス変換過程
で索引したＭレベル各々のセグメント・テーブルまたは
ページテーブル内の記憶保護情報（例えば、セグメント
テーブルにあるセグメント・プロチクシーン・ビット（
システム／ ３７０の場合）またはページ・プロチクシ
ラン・ビット（３７０−ＸＡの場合））を、すべてＴＬ
Ｂに登録しておき、ストア・リクエストでＴＬＢを索引
した時に、アドレス変換したい仮想アドレスに対応する
有効なＴＬＢのエントリが存在した場合には、ＴＬＢ内
のＭレベル各々個別に登録されているセグメントまたは
ページ・プロチクシラン会ビットを、第ルベルから第Ｍ
レベルまで調べ、ストアが許されていない、つまりＴＬ
Ｂのセグメントまたはページ・プロチクシーン・ビット
が １ であると、そのレベルの仮想計算機またはホス
ト計算機（第Ｍレベルの時）に、記憶保護例外の割込み
を発生することにより、前記目的が達成できる。
いてはアドレス変換バッファ（ＴＬＢ）Ｋ、第ルベルの
仮想計算機の仮想アドレス（第１の仮想アドレス）と実
アドレス（第Ｍの仮想アドレスを第Ｍのアドレス変換手
段を用いて変換したアドレスで、ホスト計算計の実アド
レス）の対を登録すると共に、Ｍ段のアドレス変換過程
で索引したＭレベル各々のセグメント・テーブルまたは
ページテーブル内の記憶保護情報（例えば、セグメント
テーブルにあるセグメント・プロチクシーン・ビット（
システム／ ３７０の場合）またはページ・プロチクシ
ラン・ビット（３７０−ＸＡの場合））を、すべてＴＬ
Ｂに登録しておき、ストア・リクエストでＴＬＢを索引
した時に、アドレス変換したい仮想アドレスに対応する
有効なＴＬＢのエントリが存在した場合には、ＴＬＢ内
のＭレベル各々個別に登録されているセグメントまたは
ページ・プロチクシラン会ビットを、第ルベルから第Ｍ
レベルまで調べ、ストアが許されていない、つまりＴＬ
Ｂのセグメントまたはページ・プロチクシーン・ビット
が １ であると、そのレベルの仮想計算機またはホス
ト計算機（第Ｍレベルの時）に、記憶保護例外の割込み
を発生することにより、前記目的が達成できる。
ＴＬＢ内のＭビットのセグメント／ページ・プロチクシ
ーン・ビットはＭレベルのセグメント・テーブル／ペー
ジ・テーブル内のセグメント／ベージ・プロプクシ１ン
・ビットの写しであり、 １のとき、該セグメント／ベ
ージへの書込みが許されていないことを示す。ストア・
リクエストでＴＬＢを索引した時には、変換したい仮想
アドレスに対応する有効ＴＬＢエントリのセグメント／
ベージ・プロチクシラン・ビットを調べ、 １ である
ビットがあれば、そのビット位置からいずれのレベルで
記憶保護例外が発生したかがわかる。
ーン・ビットはＭレベルのセグメント・テーブル／ペー
ジ・テーブル内のセグメント／ベージ・プロプクシ１ン
・ビットの写しであり、 １のとき、該セグメント／ベ
ージへの書込みが許されていないことを示す。ストア・
リクエストでＴＬＢを索引した時には、変換したい仮想
アドレスに対応する有効ＴＬＢエントリのセグメント／
ベージ・プロチクシラン・ビットを調べ、 １ である
ビットがあれば、そのビット位置からいずれのレベルで
記憶保護例外が発生したかがわかる。
複数ビットが １ の場合は、若番のレベルにする。
次に記憶保護例外の発生したレベルに対応するプリフィ
ックス域のＰＳＷを入れ換え、プログラム割込みを発生
させる。すなわち、記憶保護例外を発生せしめたレベル
の仮想計算機またはホスト計算機に割込んだことになる
。
ックス域のＰＳＷを入れ換え、プログラム割込みを発生
させる。すなわち、記憶保護例外を発生せしめたレベル
の仮想計算機またはホスト計算機に割込んだことになる
。
以下、本発明の一実施例を第１図により説明す）。本実
施例では、簡単のためＭ＝２の場合、すなわち、ホスト
計算機とゲスト計算機ルベルの計２レベルの場合で、記
憶保護例外もページ・プロテクシ式ンだげについて述べ
る。
施例では、簡単のためＭ＝２の場合、すなわち、ホスト
計算機とゲスト計算機ルベルの計２レベルの場合で、記
憶保護例外もページ・プロテクシ式ンだげについて述べ
る。
まずＴ Ｌ Ｂの登録について述べ、次Ｋ Ｔ Ｌ Ｂ
の索引と記憶保護例外の検出てついて述べる。
の索引と記憶保護例外の検出てついて述べる。
（ＩＩＴＬＢの登録
ゲスト計算機の仮想アドレス（第１の仮想アドレス）に
対応する有効なＴＬＢエントリが存在しない場合にアド
レス変換過程が起動される。まず第１の仮想アドレスは
第２の仮想アドレス（ホスト計算機の仮想アドレス）に
変換され、次にホスト計算機の実アドレスに変換される
。この２段変換のために、ゲストのセグメントおよびペ
ージ・テーブル（ＧＳＴ 、ＧＰＴ）とホストのセグメ
ントおよびページテーブル（Ｈ３Ｔ 、ＨＰＴ）が索引
される。
対応する有効なＴＬＢエントリが存在しない場合にアド
レス変換過程が起動される。まず第１の仮想アドレスは
第２の仮想アドレス（ホスト計算機の仮想アドレス）に
変換され、次にホスト計算機の実アドレスに変換される
。この２段変換のために、ゲストのセグメントおよびペ
ージ・テーブル（ＧＳＴ 、ＧＰＴ）とホストのセグメ
ントおよびページテーブル（Ｈ３Ｔ 、ＨＰＴ）が索引
される。
ただし、Ｈ８Ｔ、ＨＰＴの索引は、ＧＳＴ索引のために
各１回、ＧＰＴの索引に各１回、そして変換アドレスの
ホスト仮想アドレス（第２の仮想アドレス）をホスト実
アドレスに変換するために各１回の、計３回ずつ索引さ
れる。
各１回、ＧＰＴの索引に各１回、そして変換アドレスの
ホスト仮想アドレス（第２の仮想アドレス）をホスト実
アドレスに変換するために各１回の、計３回ずつ索引さ
れる。
第１図で、ＴＬＢｌは有効性表示ビットｖ、ゲストのエ
ントリであることを示すＧ、論理アドレスＬ、ホスト実
アドレスＲ，ホストのページ・プロテクノ９ン・ビット
（ＨＰ Ｔのビットの写し）ＩＰ、ゲストのページ・プ
ロテクシ寵ン・ビット（ＧＰＴのビットの写し）ＧＰの
各フィールドをもつ。ゲストの仮想アドレスは、論理ア
ドレス・レジスタＬ Ａ Ｒ２に格納され、Ｌ Ａ Ｒ
２の一部のアドレス化用いてＴＬＢ １を索引する。こ
の時、ＴＬＢＩの■＝０であると、有効なエントリがＴ
ＬＢ １に登録されていないため、アドレス変換過程が
起動され、Ｈ８Ｔ、ＨＰＴ、ＧＳＴ、ＧＰＴを索引する
。索引した）ＩＰＴ、ＧＰＴの内容は、ページ・テーブ
ル・レジスタＩ’ＴＲ４に格納されろ。ＰＴＲＡ）１．
ページ・フレーム・アドレスＰＦＲＡとページ・プロチ
クシラン・ビットＰＰの２フイールドから成る。３回目
のＨＰＴ索引、すなわちホスト仮想アドレス（第２の仮
想アドレス）をホスト実アドレスに変換するためのＨＰ
Ｔ索引の結果が、ＰＴＲＡにセットされた時、ＨＰＴ
３Ｓ’ｒＧ（３回目のＨＰＴ索引ステージを表すタイミ
ング信号）が １ になりＡＮＤゲート５がイネーブル
となり、ＰＴＲＡのＰＰにセットされているＨＰＴのペ
ージ・プロチクシラン・ビットの内容がホスト・ページ
・ブロテクシ■ン・ビット・レジスタＨＰＲ７にセット
される。
ントリであることを示すＧ、論理アドレスＬ、ホスト実
アドレスＲ，ホストのページ・プロテクノ９ン・ビット
（ＨＰ Ｔのビットの写し）ＩＰ、ゲストのページ・プ
ロテクシ寵ン・ビット（ＧＰＴのビットの写し）ＧＰの
各フィールドをもつ。ゲストの仮想アドレスは、論理ア
ドレス・レジスタＬ Ａ Ｒ２に格納され、Ｌ Ａ Ｒ
２の一部のアドレス化用いてＴＬＢ １を索引する。こ
の時、ＴＬＢＩの■＝０であると、有効なエントリがＴ
ＬＢ １に登録されていないため、アドレス変換過程が
起動され、Ｈ８Ｔ、ＨＰＴ、ＧＳＴ、ＧＰＴを索引する
。索引した）ＩＰＴ、ＧＰＴの内容は、ページ・テーブ
ル・レジスタＩ’ＴＲ４に格納されろ。ＰＴＲＡ）１．
ページ・フレーム・アドレスＰＦＲＡとページ・プロチ
クシラン・ビットＰＰの２フイールドから成る。３回目
のＨＰＴ索引、すなわちホスト仮想アドレス（第２の仮
想アドレス）をホスト実アドレスに変換するためのＨＰ
Ｔ索引の結果が、ＰＴＲＡにセットされた時、ＨＰＴ
３Ｓ’ｒＧ（３回目のＨＰＴ索引ステージを表すタイミ
ング信号）が １ になりＡＮＤゲート５がイネーブル
となり、ＰＴＲＡのＰＰにセットされているＨＰＴのペ
ージ・プロチクシラン・ビットの内容がホスト・ページ
・ブロテクシ■ン・ビット・レジスタＨＰＲ７にセット
される。
同様にＧＰＴ索引結果がＰＴＲＡにセットされた時、Ｇ
ＰＴＳＴＧ（ＧＰＴ索引ステージを表すタイミング信号
）が １ になりＡＮＤゲート６がイネーブルとなり、
ＰＴＲＡのＰＰにセットされているＧＰＴのページ・プ
ロチクシラン・ビットの内容がゲスト・ページ・プロテ
クシ理ン・ビット・レジスタＧＰＲ８にセットされる。
ＰＴＳＴＧ（ＧＰＴ索引ステージを表すタイミング信号
）が １ になりＡＮＤゲート６がイネーブルとなり、
ＰＴＲＡのＰＰにセットされているＧＰＴのページ・プ
ロチクシラン・ビットの内容がゲスト・ページ・プロテ
クシ理ン・ビット・レジスタＧＰＲ８にセットされる。
ホスト実アドレスがＰＴＲＡのＰＦＲＡにセットされた
状態で、ＴＬＢｌの登録が行われる。すナワチ、ＴＬＢ
ＩのＶは １ 、Ｇはゲスト走行中を示すＧレジスタ３
の内容、ＬはＬＡＲ２のページアドレス部の内容、Ｒは
ＲＴＲ４のＰＦＲＡの内容、ＨＰはＨＰＲ７の内容、Ｇ
ＰはＧＰＲ８の内容を入力データとして書込まれる。こ
れでＴＬＢｌの登録が完了する。
状態で、ＴＬＢｌの登録が行われる。すナワチ、ＴＬＢ
ＩのＶは １ 、Ｇはゲスト走行中を示すＧレジスタ３
の内容、ＬはＬＡＲ２のページアドレス部の内容、Ｒは
ＲＴＲ４のＰＦＲＡの内容、ＨＰはＨＰＲ７の内容、Ｇ
ＰはＧＰＲ８の内容を入力データとして書込まれる。こ
れでＴＬＢｌの登録が完了する。
（２）ＴＬＢの索引と記憶保護例外の検出ＴＬＢ １は
Ｉ、ＡＲ２のゲスト仮想アドレスの一部で索引する。索
引されたＴＬＢ １のエントリのＶが １ で、かつＴ
ＬＢｌのＬおよびＧ部がＬＡＲ２のページアドレス部お
よびＧ３と一致した時、変換したいアドレスがＴＬＢに
登録されていたことになり、これをＴＬＢがヒツトした
という。ＴＬＢｌがヒツトし、かつストア・リクエスト
によるＴＬＢ索引の時、ＡＮＤゲート９および１０の入
力信号のＳＴか １ になる。５Ｔ＝１ の時■ＴＬ
ＢＩのＧＰ＝ １ ならばＡＮＤゲート１０の出力
が １ になり、ゲスト割込処理回路ＧＵＥＳＴＩＮＴ
１２が起動される。
Ｉ、ＡＲ２のゲスト仮想アドレスの一部で索引する。索
引されたＴＬＢ １のエントリのＶが １ で、かつＴ
ＬＢｌのＬおよびＧ部がＬＡＲ２のページアドレス部お
よびＧ３と一致した時、変換したいアドレスがＴＬＢに
登録されていたことになり、これをＴＬＢがヒツトした
という。ＴＬＢｌがヒツトし、かつストア・リクエスト
によるＴＬＢ索引の時、ＡＮＤゲート９および１０の入
力信号のＳＴか １ になる。５Ｔ＝１ の時■ＴＬ
ＢＩのＧＰ＝ １ ならばＡＮＤゲート１０の出力
が １ になり、ゲスト割込処理回路ＧＵＥＳＴＩＮＴ
１２が起動される。
■ＴＬＢ １のＧＰ＝ ＯでかつＴＩ、ＢｌのＨＰ＝
１ ならばＡＮＤゲート９の出力が １ になり、ホス
ト割込処理回路ＨＯ８Ｔ ＩＮＴＩＩが起動される。
１ ならばＡＮＤゲート９の出力が １ になり、ホス
ト割込処理回路ＨＯ８Ｔ ＩＮＴＩＩが起動される。
ＨＯ８Ｔ ＩＮＴＩＩまたはＧＵＥＳＴ ＩＮＴ１
２が起動されると、ＨＯ８ＴまたはＧＵＥＳＴのプリフ
ィックス・エリアに対してページ・プロテクシ四ンによ
る記憶保護例外が発生する。すなわちホストまたはゲス
トに選択的に割込みを発生する。
２が起動されると、ＨＯ８ＴまたはＧＵＥＳＴのプリフ
ィックス・エリアに対してページ・プロテクシ四ンによ
る記憶保護例外が発生する。すなわちホストまたはゲス
トに選択的に割込みを発生する。
本実施例ではページ・プロプクシ１ンについて述べたが
、低位アドレス・プロテクシ■ンも、ゲスト実アドレス
で検出した時はゲストに、ホスト実アドレスで検出した
時はホストに割込むように制御することにより、本発明
の目的を達成できる。
、低位アドレス・プロテクシ■ンも、ゲスト実アドレス
で検出した時はゲストに、ホスト実アドレスで検出した
時はホストに割込むように制御することにより、本発明
の目的を達成できる。
また本実施例では、ＴＬＢ内にＨＰＰとＧＰＰを別に持
ったが、ＨＰＰとＧＰＰをＯＲ１，たものを１ビツトだ
けＴＬＢに持ち、割込み処理回路にホスト／ゲストいず
れかを識別手段を設けておきホスト／ゲストに選択的に
割込んでもよい。
ったが、ＨＰＰとＧＰＰをＯＲ１，たものを１ビツトだ
けＴＬＢに持ち、割込み処理回路にホスト／ゲストいず
れかを識別手段を設けておきホスト／ゲストに選択的に
割込んでもよい。
また、ページ・プロテクシ四ンに限らず、セグメント・
テーブルやページ・テーブルにリングφレベルやアクセ
ス制限ビットを持つ記憶保護方式でも、同様に処理する
ことができる。
テーブルやページ・テーブルにリングφレベルやアクセ
ス制限ビットを持つ記憶保護方式でも、同様に処理する
ことができる。
〔発明の効果〕
本発明によれば、ホストとゲストの記憶保護例外を区別
して検出でき、ゲストによる記憶保護例外はゲストに、
ホストによる記憶保護例外はホストに割込むことができ
るので、ゲストで走行するプログラムは、実計算機で実
行した場合と同じように割込みが発生し、実計算機での
実行との差が無くなり、仮想計算機本来の動作ができる
効果がある。
して検出でき、ゲストによる記憶保護例外はゲストに、
ホストによる記憶保護例外はホストに割込むことができ
るので、ゲストで走行するプログラムは、実計算機で実
行した場合と同じように割込みが発生し、実計算機での
実行との差が無くなり、仮想計算機本来の動作ができる
効果がある。
第１図は本発明の一実施例のＴＬＢとその周辺回路であ
る。 １・・・ＴＬＢ。 ２・・・ＬＡＲ（仮想アドレスレジスタ）、３・・・Ｇ
（ゲスト表示レジスタ）、 ４・・・ＰＴＲ（ページ・テーブル・レジスタ）、５
、６ 、９ 、１０・・・ＡＮＤゲート、７・・・ＨＰ
Ｒ（ホスト・ページ・グロテクシッン・レジスタ）、 ８・・・ＧＰＲ（ゲスト・ページ・プロテクシ層ン・レ
ジスタ）、 １１・・・ホスト割込回路、１２・・・ゲスト割込回路
。
る。 １・・・ＴＬＢ。 ２・・・ＬＡＲ（仮想アドレスレジスタ）、３・・・Ｇ
（ゲスト表示レジスタ）、 ４・・・ＰＴＲ（ページ・テーブル・レジスタ）、５
、６ 、９ 、１０・・・ＡＮＤゲート、７・・・ＨＰ
Ｒ（ホスト・ページ・グロテクシッン・レジスタ）、 ８・・・ＧＰＲ（ゲスト・ページ・プロテクシ層ン・レ
ジスタ）、 １１・・・ホスト割込回路、１２・・・ゲスト割込回路
。
Claims (1)
- 仮想記憶を有する計算機システムにおいて実現される仮
想計算機システムで、Ｍ段（レベル）のアドレス変換手
段であって、第１のアドレス変換手段は仮想計算機の仮
想アドレスを第２のアドレスに変換し、第Ｋのアドレス
変換手段は第Ｋのアドレスを第（Ｋ＋１）のアドレスに
変換し、第Ｍのアドレス変換手段は第Ｍのアドレスを主
記憶装置の実アドレスに変換するＭ段のアドレス変換手
段を持ち（但しＫ＝１、２、・・・Ｍ−１）、Ｍ段の仮
想アドレス空間のうち、Ｎ段（但しＮは１≦Ｎ≦Ｍであ
る自然数）の仮想アドレス空間の各空間に対応する仮想
計算機およびホスト計算機（第Ｍの仮想アドレス空間を
持つ計算機）が、記憶保護手段を持つ仮想計算機システ
ムにおいて、各記憶保護手段における記憶保護情報をＴ
ＬＢ内に保持し、ＴＬＢを参照した際に記憶保護情報を
検出した場合は、その記憶保護情報に対応した仮想計算
機またはホスト計算機に記憶保護例外の割込みを発生さ
せることを特徴とする、仮想計算機システムの記憶保護
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061013A JP2559398B2 (ja) | 1987-03-18 | 1987-03-18 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061013A JP2559398B2 (ja) | 1987-03-18 | 1987-03-18 | 仮想計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228352A true JPS63228352A (ja) | 1988-09-22 |
| JP2559398B2 JP2559398B2 (ja) | 1996-12-04 |
Family
ID=13159019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061013A Expired - Lifetime JP2559398B2 (ja) | 1987-03-18 | 1987-03-18 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559398B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517797A (ja) * | 2008-02-25 | 2011-06-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ページング可能ゲストをサポートするコンピューティング環境のストレージの管理を容易にするためのコンピュータ可読プログラム・コード・ロジック、方法、およびシステム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116149A (en) * | 1979-02-28 | 1980-09-06 | Hitachi Ltd | Memory secrecy protection system |
| JPS5858752A (ja) * | 1981-10-02 | 1983-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS5968898A (ja) * | 1982-09-14 | 1984-04-18 | Fujitsu Ltd | Ｔｌｂにおける保護キ−のチエツク方式 |
| JPS61160147A (ja) * | 1984-07-31 | 1986-07-19 | Hitachi Ltd | 仮想計算機制御方式 |
-
1987
- 1987-03-18 JP JP62061013A patent/JP2559398B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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| JP2559398B2 (ja) | 1996-12-04 |
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