JPH0310350A - バストレース方式 - Google Patents
バストレース方式Info
- Publication number
- JPH0310350A JPH0310350A JP1146381A JP14638189A JPH0310350A JP H0310350 A JPH0310350 A JP H0310350A JP 1146381 A JP1146381 A JP 1146381A JP 14638189 A JP14638189 A JP 14638189A JP H0310350 A JPH0310350 A JP H0310350A
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- JP
- Japan
- Prior art keywords
- trace
- information
- bus
- control bus
- mmu
- Prior art date
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- Granted
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000011156 evaluation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバスのトレース方式に関する。
情報処理装置を構成する各種プロセッサ間で、情報の送
受を行なう為のデータバス、アドレスバス及び動作指示
を行なうコマンドバス等を含む制御バスをトレースする
ことはシステムの評価時あるいは障害発生時の解析手段
として非常に有効である。
受を行なう為のデータバス、アドレスバス及び動作指示
を行なうコマンドバス等を含む制御バスをトレースする
ことはシステムの評価時あるいは障害発生時の解析手段
として非常に有効である。
従来、この種のバストレース方式は情報の送受ヲ行ナウ
為のデータバス、アドレスバス、コマンドバスあるいは
動作状態を示す信号（例えばリクエスト信号、応答信号
）のみをトレースしていた。
為のデータバス、アドレスバス、コマンドバスあるいは
動作状態を示す信号（例えばリクエスト信号、応答信号
）のみをトレースしていた。
上述した従来のバストレース方式は、トレース情報とし
てデータバス、アドレスバスあるいはコマンドバス等を
含む制御バスのみである為、システム評価時あるいは障
害発生時の解析において、制御バス上の情報の種類ある
いは詳細をトレース情報より類推しなければならず、動
作の解析に余分な時間を費やしてしまうという欠点があ
る。
てデータバス、アドレスバスあるいはコマンドバス等を
含む制御バスのみである為、システム評価時あるいは障
害発生時の解析において、制御バス上の情報の種類ある
いは詳細をトレース情報より類推しなければならず、動
作の解析に余分な時間を費やしてしまうという欠点があ
る。
本発明のバストレース方式は、制御バスと、該制御バス
上の情報の種類あるいは詳細を示す共用の補助情報信号
と、制御バス及び補助情報信号を格納スるトレースメモ
リと、トレースメモリへの書込みを制御するトレースメ
モリ書込み回路と、トレースメモリからトレース情報を
読出すトレースメモリ読出し回路と、制御バスのトレー
スタイミングを検出し、トレースメモリ書込み回路へト
レース情報書込みタイミング信号を発生し、更にトレー
スメモリ読出し回路へトレース情報の読出しを指示する
トレース制御回路とを有している。
上の情報の種類あるいは詳細を示す共用の補助情報信号
と、制御バス及び補助情報信号を格納スるトレースメモ
リと、トレースメモリへの書込みを制御するトレースメ
モリ書込み回路と、トレースメモリからトレース情報を
読出すトレースメモリ読出し回路と、制御バスのトレー
スタイミングを検出し、トレースメモリ書込み回路へト
レース情報書込みタイミング信号を発生し、更にトレー
スメモリ読出し回路へトレース情報の読出しを指示する
トレース制御回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明のバストレース方式に基づいたトレース
装置の一実施例のブロック図である。１ハテータバス、
アドレスバス、コマンドバス等を含む制御バスであり、
２は制御バス上の情報の種類あるいは詳細を示す共用の
補助情報信号であり、３はトレースメモリ、４はｌ・レ
ースメモリ書込み回路、５はトレースメモリ読出し回路
であり、６は制御バスを監視しトレースタイミングを検
出し、トレースメモリ書込み回路６ヘトレース情報書込
みタイミング信号７を送出し、更にトレースメモリ読出
し回路５ヘトレース情報の読出しを指示するトレース制
御回路である。
装置の一実施例のブロック図である。１ハテータバス、
アドレスバス、コマンドバス等を含む制御バスであり、
２は制御バス上の情報の種類あるいは詳細を示す共用の
補助情報信号であり、３はトレースメモリ、４はｌ・レ
ースメモリ書込み回路、５はトレースメモリ読出し回路
であり、６は制御バスを監視しトレースタイミングを検
出し、トレースメモリ書込み回路６ヘトレース情報書込
みタイミング信号７を送出し、更にトレースメモリ読出
し回路５ヘトレース情報の読出しを指示するトレース制
御回路である。
第２図は本発明のバストレース方式に基づいたトレース
装置と情報処理装置を構成する各種プロセッサとの関係
を示したブロック図である。１゜２は第１図の制御バス
１．補助情報信号２と対応している。１０はトレース装
置であり、１１は演算プロセッサ（以下ＥＰＵと呼ぶ）
、１２は主記憶装置（以下ＭＭＵと呼ぶ）、１３はサー
ビスプロセッサ（以下ＳＶＰと呼ぶ）、１４はＩ１０プ
ロセッザ（以下ＩＯＰと呼ぶ）である。１１〜１４は情
報処理装置を構成するプロセッサの一例であり、必ずし
もこの限りではない。ＥＰＵｌｌ、ＭＭＵｌ２，５ＶＰ
１３．ｌ０Ｐ１４は制御バス］を介して情報の送受を行
なう。そして、情報の送受を行なう際に補助情報信号２
に情報の種類あるいは詳細を示す信号を出力する。トレ
ス装置１０はこの制御バス１．補助情報信号２に接続さ
れ情報のトレースを行なう。
装置と情報処理装置を構成する各種プロセッサとの関係
を示したブロック図である。１゜２は第１図の制御バス
１．補助情報信号２と対応している。１０はトレース装
置であり、１１は演算プロセッサ（以下ＥＰＵと呼ぶ）
、１２は主記憶装置（以下ＭＭＵと呼ぶ）、１３はサー
ビスプロセッサ（以下ＳＶＰと呼ぶ）、１４はＩ１０プ
ロセッザ（以下ＩＯＰと呼ぶ）である。１１〜１４は情
報処理装置を構成するプロセッサの一例であり、必ずし
もこの限りではない。ＥＰＵｌｌ、ＭＭＵｌ２，５ＶＰ
１３．ｌ０Ｐ１４は制御バス］を介して情報の送受を行
なう。そして、情報の送受を行なう際に補助情報信号２
に情報の種類あるいは詳細を示す信号を出力する。トレ
ス装置１０はこの制御バス１．補助情報信号２に接続さ
れ情報のトレースを行なう。
第３図はトレース情報の一例である。３０はトレースメ
モリ３に書込まれるトレース情報である。
モリ３に書込まれるトレース情報である。
制御ハス情報としてデータバス情報、アドレスバス情報
、コマンドバス情報、リクエスト情報、応答情報をトレ
ースするが、必ずしもこの限りではない。そして補助情
報として命令語、オペランドデータ、命令取出しアドレ
ス、オペランドデータ取出しアドレス、プロセッサ間通
信データを示す信号をトレースする。この補助情報もこ
の限りではなく、更に、補助情報信号の形態は個別に信
号線に割当てるか、あるいは各情報をコード化し数本の
信号で表現するかは任意である。
、コマンドバス情報、リクエスト情報、応答情報をトレ
ースするが、必ずしもこの限りではない。そして補助情
報として命令語、オペランドデータ、命令取出しアドレ
ス、オペランドデータ取出しアドレス、プロセッサ間通
信データを示す信号をトレースする。この補助情報もこ
の限りではなく、更に、補助情報信号の形態は個別に信
号線に割当てるか、あるいは各情報をコード化し数本の
信号で表現するかは任意である。
ＥＰＵＩＩとＭＭＵｌ ２との間での動作を一例にとり
、本発明のバストレース方式説明する。ＥＰＵＬＬから
ＭＭＵｌ２に対してプログラム（命金詰）の取出し要求
を行なう。、そして、制御バスの使用権が得られるとＥ
ＰＵＩＩとＭＭＵｌ２との間では一定の規則に従った情
報の送受が行なわれる。トレース制御回路６はこのタイ
ミングを検出してトレース情報書込みタイミング信号７
を発生する。ＥＰＵＩＩはＭＭＵｌ ２に対して（命令
取出し）アドレス及び（データ読出し）コマンドを送出
すると同時に命令取出しアドレスであることを示す補助
情報を出力する。ＭＭＵｌ２はデータ（命令語）をデー
タバスに送出すると同時に命令語であることを示す補助
情報を出力する。従って、トレースメモリにはアドレス
バス、データバス上の情報とともに、各バス上の情報の
詳細が書込まれる。
、本発明のバストレース方式説明する。ＥＰＵＬＬから
ＭＭＵｌ２に対してプログラム（命金詰）の取出し要求
を行なう。、そして、制御バスの使用権が得られるとＥ
ＰＵＩＩとＭＭＵｌ２との間では一定の規則に従った情
報の送受が行なわれる。トレース制御回路６はこのタイ
ミングを検出してトレース情報書込みタイミング信号７
を発生する。ＥＰＵＩＩはＭＭＵｌ ２に対して（命令
取出し）アドレス及び（データ読出し）コマンドを送出
すると同時に命令取出しアドレスであることを示す補助
情報を出力する。ＭＭＵｌ２はデータ（命令語）をデー
タバスに送出すると同時に命令語であることを示す補助
情報を出力する。従って、トレースメモリにはアドレス
バス、データバス上の情報とともに、各バス上の情報の
詳細が書込まれる。
以上説明した様に本発明は、制御バスと各プロセッサ間
に設けられた共用の補助情報信号とをトレースすること
により、制御バス上の情報の種類あるいは詳細を容易に
知ることができ、システムの評価あるいは障害発生時の
解析を容易にできる一 効果がある。
に設けられた共用の補助情報信号とをトレースすること
により、制御バス上の情報の種類あるいは詳細を容易に
知ることができ、システムの評価あるいは障害発生時の
解析を容易にできる一 効果がある。
４
第１図は本発明のバストレース方式に基づいたトレース
装置のブロック図、第２図は情報処理装置を構成する各
プロセッサとトレース装置の接続を示すブロック図、第
３図はトレース情報の一例を示す図である。 １・・・・・制御バス、２・・・・・・補助情報信号、
３・・トレースメモリ、４・・・・・・トレースメモリ
書込み回路、５・・・・・・トレースメモリ読出し回路
、６・・・・・・トレース制御回路、７・・・・・・ト
レース情報書込みタイミング信号、１０・・・・・・ト
レース装置、１１・・・・・・演算プロセッサ（Ｅ Ｐ
Ｕ）、１２・・・・・主記憶装置（ＭＭＵ）、１３・
・・・・・サービスプロセッサ（ＳＶＰ）、１４・・・
・・・ｌ１０７”ロセッサ（ＩＯ２）、３０・・・・ト
レース情報。
装置のブロック図、第２図は情報処理装置を構成する各
プロセッサとトレース装置の接続を示すブロック図、第
３図はトレース情報の一例を示す図である。 １・・・・・制御バス、２・・・・・・補助情報信号、
３・・トレースメモリ、４・・・・・・トレースメモリ
書込み回路、５・・・・・・トレースメモリ読出し回路
、６・・・・・・トレース制御回路、７・・・・・・ト
レース情報書込みタイミング信号、１０・・・・・・ト
レース装置、１１・・・・・・演算プロセッサ（Ｅ Ｐ
Ｕ）、１２・・・・・主記憶装置（ＭＭＵ）、１３・
・・・・・サービスプロセッサ（ＳＶＰ）、１４・・・
・・・ｌ１０７”ロセッサ（ＩＯ２）、３０・・・・ト
レース情報。
Claims (1)
- 複数のプロセッサ間で情報の送受を行なう制御バスをト
レースするバストレース方式において、制御バスと、該
制御バス上の情報の種類あるいは詳細を示す共用の補助
情報信号と、前記制御バス及び補助情報信号のトレース
情報を格納するトレースメモリと、前記トレースメモリ
への書込みを制御するトレースメモリ書込み回路と、前
記トレースメモリからトレース情報を読出すトレースメ
モリ読出し回路と、前記制御バスのトレースタイミング
を検出し、前記トレースメモリ書込み回路へトレース情
報書込みタイミング信号を発生し、更に前記トレースメ
モリ読出し回路へトレースメモリ読出し指示を送出する
トレース制御回路とを含むことを特徴とするバストレー
ス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146381A JPH0690689B2 (ja) | 1989-06-07 | 1989-06-07 | バストレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146381A JPH0690689B2 (ja) | 1989-06-07 | 1989-06-07 | バストレース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310350A true JPH0310350A (ja) | 1991-01-17 |
| JPH0690689B2 JPH0690689B2 (ja) | 1994-11-14 |
Family
ID=15406421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146381A Expired - Lifetime JPH0690689B2 (ja) | 1989-06-07 | 1989-06-07 | バストレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690689B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149195A (en) * | 1980-04-21 | 1981-11-18 | Fujitsu Ltd | Fault search system |
| JPS6265147A (ja) * | 1985-09-17 | 1987-03-24 | Nec Corp | バストレ−ス方式 |
-
1989
- 1989-06-07 JP JP1146381A patent/JPH0690689B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149195A (en) * | 1980-04-21 | 1981-11-18 | Fujitsu Ltd | Fault search system |
| JPS6265147A (ja) * | 1985-09-17 | 1987-03-24 | Nec Corp | バストレ−ス方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690689B2 (ja) | 1994-11-14 |
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