JPH04271434A - プログラマブルコントローラの割込み入力モジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器を自動制御す
るプログラマブルコントローラに用いられる割込み入力
モジュールに関し、詳しくは、電子機器からパルス形態
の割込み要求信号を入力する割込み入力モジュールに関
する。

【０００２】

【従来の技術】従来のプログラマブルコントローラの代
表的な回路構成を図３に示す。

【０００３】図３において、制御対象機器に対して出力
する出力信号をシーケンス演算により決定したＣＰＵモ
ジュール２２は入出力モジュール群２１に出力信号を出
力する。入出力モジュール群２１はＣＰＵモジュール２
２から受信した出力信号を制御対象機器に送信する。

【０００４】一方、電子機器の動作状態を示す接点信号
（一定期間オン／オフする入力信号）を入出力モジュー
ル群２１が入力すると、入出力モジュール群２１は入力
信号を保持記憶する。ＣＰＵモジュール２２では入出力
モジュール群２１に保持記憶された入力信号を読出して
、内部メモリに記憶する。この後この入力信号の示す電
子機器の動作状態に基づき、シーケンス演算を実行し、
電子機器に送信すべき制御信号の内容を決定する。

【０００５】ＣＰＵモジュール２２では電子機器に対す
る接点信号の入出力，シーケンス演算を一定周期（１ス
キャン）毎に実行することにより電子機器の動作制御を
実行する。

【０００６】このように、ＣＰＵモジュール２２は信号
の入出力処理，シーケンス演算処理を一定周期で行って
いるため、パルス形態で非同期で入力される割込み要求
信号については専用的に割込み入力モジュール２０にお
いて、入力する。割込み入力モジュール２０では図４に
示すように最大１スキャン分だけ入力の割込み要求信号
を保持し、ＣＰＵモジュール２２側で確実に割込み処理
ができるようにしている。また、割込み入力モジュール
２０の信号保持機能を用いて、非同期で入力されるパル
ス形態の接点信号を割込み入力モジュール２０に入力す
る場合もある。

【０００７】

【発明が解決しようとする課題】割込み入力モジュール
の取扱う信号点数は通常、ＣＰＵモジュール側で実行可
能な割込みプログラムの本数に対応させて決定される。 しかしながら、ユーザによっては割込み要求信号を１点
しか使用しない場合があり、ユーザ側にとっては、割込
み入力モジュール内の未使用の入力回路が全く無駄とな
ってしまうという不具合があった。

【０００８】また、未使用の入力回路が多いとＣＰＵモ
ジュール２２と割込み入力モジュール２０との間の信号
線の誤配線も生じ易くＣＰＵモジュールの誤動作の要因
となるという不具合もあった。

【０００９】そこで、上述の点に鑑みて、本発明の第１
の目的は、割込み要求信号だけでなく、入力モジュール
に入力する接点信号をも同一入力端子に入力することの
可能なプログラマブルコントローラの割込み入力モジュ
ールを提供することにある。

【００１０】本発明の第２の目的は、誤配線が生じても
ＣＰＵ（演算）モジュール側の誤動作を阻止することの
できるプログラマブルコントローラの割込み入力モジュ
ールを提供することにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、シーケンス演算を実行する演算モ
ジュールに対して割込み処理を指示する割込み要求信号
を入力するプログラマブルコントローラの割込み入力モ
ジュールにおいて、前記割込み要求信号および前記シー
ケンス演算に用いる接点信号のいずれか一方の信号をそ
れぞれ入力端子を介して入力可能な複数の入力回路と、
前記入力回路から入力された複数の信号を全て接点信号
とみなして記憶し、前記演算モジュールにより読出し可
能な第１記憶回路と、前記入力回路から入力された複数
の信号を全て割込み要求信号とみなして保持し、前記演
算モジュールに割込み入力するための保持回路と、前記
複数の入力回路から入力された信号の中の前記割込み要
求信号を示す複数の接点信号であって、前記演算モジュ
ールのシーケンス演算により信号内容が規定される接点
信号を記憶する第２記憶回路と、該第２記憶回路の接点
信号の示す割込み要求信号のみ前記保持回路からの割込
み入力を許可する制御回路とを具えたことを特徴とする
。

【００１２】また本発明は、前記第１記憶回路を接点信
号の波形の種類毎に複数設けたことを特徴とする。

【００１３】さらに本発明は、シーケンス演算プログラ
ムを実行する演算モジュールに対して割込み処理を指示
する複数の割込み要求信号を入力するプログラマブルコ
ントローラの割込み入力モジュールにおいて、前記複数
の信号を選択的に指示する指示回路と、当該指示された
信号のみ前記演算モジュールへの転送を許可する制御回
路とを具えたことを特徴とする。

【００１４】

【作用】本発明では、入力回路を割込み要求信号と接点
信号の入力用に共用し、入力信号の中の割込み要求信号
を選択して演算モジュールへ転送すると共に、入力信号
を全て接点信号とみなして、演算モジュール側へ転送す
る。演算モジュール側ではシーケンスプログラムに規定
された接点信号のみシーケンス演算に用いるので、割込
み要求信号については使用されない。また、割込み要求
信号がない場合は全ての入力回路を接点信号用に割当て
ることができ、このための切換え回路は何等必要としな
い。

【００１５】また、接点信号の信号形状に対応させて第
１記憶回路を複数設けることで多種の接点信号を入力す
ることができる。

【００１６】また、演算モジュール側からのシーケンス
プログラムによる指示で使用入力回路の割込み要求信号
の演算モジュールへの転送を許可するので、演算モジュ
ールと割込み入力モジュールとの配線は全ての入力信号
について実行しておけばよく、誤配線も生じない。

【００１７】

【実施例】以下、図面を参照して本発明実施例を詳細に
説明する。

【００１８】図１は本発明実施例の割込み入力モジュー
ル内の１点分の信号処理回路の構成を示す。

【００１９】図１において、入力端子１は制御対象機器
から送信される信号を入力する。

【００２０】本実施例で、入力可能な信号は次の３種の
信号、すなわち、通常は入力モジュールに入力する一定
期間の間オン／オフとなる接点信号（第１入力信号），
上記一定期間以下のパルス幅を有する非同期入力の接点
用のパルス信号（第２入力信号）およびＣＰＵモジュー
ル（図３参照、本発明の演算モジュール）側の割込みプ
ログラムを起動させる割込み要求信号である。

【００２１】入力回路２にはホトカプラ等を用いており
、入力信号を制御信号レベルにレベル変換する。

【００２２】ノイズ除去回路８は一定期間レベルの確定
しないノイズ信号を除去し、本実施例においては上記パ
ルス信号もノイズ信号とみなされ除去される。

【００２３】メモリ（第１記憶回路）７はノイズ除去回
路８によりノイズの除去された信号、すなわち第１入力
信号を記憶する。メモリ７は１６点の信号を記憶するメ
モリ容量を有し、他の入力回路２およびノイズ除去回路
８を介して入力した全ての信号を接点信号としてみなし
て記憶する。メモリ７の１６点分の記憶データはＣＰＵ
モジュール側の入出力処理におけるアドレス指定により
読出される。このために１６点分のデータには一括して
Ｘ＋０番地のアドレスが割当てられている。

【００２４】パルスラッチ部１０にはフリップフロップ
を用いており入力回路２から入力されたパルス信号をラ
ッチする。メモリ９はパルスラッチ部１０に保持された
信号をオンの形態で記憶する。メモリ９も１６点分のパ
ルスラッチ部１０の出力信号を全てパルス信号とみなし
て記憶し、ＣＰＵモジュール側の入出力処理においてＸ
＋１番地のアドレス指定により読出される。

【００２５】割込み制御部１１は入力の許可を受けた信
号のみをＣＰＵモジュール側の割込み信号線に出力する
。

【００２６】メモリ（第２記憶回路）４はオン／オフ（
ビット１／０）の形態で信号入力の許可／禁止を示す指
示信号（本発明第３形態の接点信号）を記憶し、この指
示信号を各割込み制御部１１に出力する。メモリ４もＣ
ＰＵモジュール側の入出力処理においてＸ＋２番地のア
ドレス指定により指示信号を書込み可能である。また、
メモリ４に記憶する接点信号はＣＰＵモジュール側のシ
ーケンス演算によりオン／オフが決定される。

【００２７】ノイズ除去回路８，パルスラッチ部１０，
割込み制御部１１は入力回路２に並列接続されている。

【００２８】割込み制御部１１の回路構成を図２に示す
。

【００２９】図２において、端子番号０〜Ｆ（１６進数
）までの１６個の入力端子から入力された割込み要求信
号はそれぞれラッチ回路３に保持出力される。各アンド
（ＡＮＤ）回路５はメモリ４に格納されている０／１（
オン／オフ）の指示信号を入力し、指示信号がビット１
すなわち、入力許可を示すときにゲートを開き、ラッチ
回路３の出力信号を割込み信号バスに転送する。

【００３０】アンド回路５が本発明第３形態の制御回路
として動作する。

【００３１】このような回路における割込み要求信号の
入力動作を次に説明する。

【００３２】本実施例では番号０の入力端子を割込み要
求信号の入力用として使用する。番号１〜３の入力端子
をパルス形態の接点信号の入力用として使用する。その
他の入力端子を通常の入力信号の入力用として使用する
ものと仮定する。

【００３３】このために、ユーザは、図１のメモリ４内
の１６個の接点の中で、番号０に対応する接点をオン（
ビット１）、その他の接点をオフ（ビット０）に設定す
るシーケンス命令（具体的にはコイル命令）をシーケン
スプログラム内に挿入しておく。

【００３４】また、図１のメモリ７の中の、入力端子番
号１〜３に対応する接点信号を用いるシーケンス演算命
令およびメモリ９の中の入力端子番号４〜Ｆに対応する
接点信号を用いるシーケンス演算命令もシーケンスプロ
グラム内に記憶しておく。

【００３５】このような状態でプログラマブルコントロ
ーラが運転されると、ＣＰＵモジュール側の入出力（Ｉ
／Ｏ）処理のタイミング（図４参照）で、メモリ７およ
びメモリ９の計３２個分の接点信号がＣＰＵモジュール
により読出され、ＣＰＵモジュール内のメモリに格納さ
れる。

【００３６】電子機器からたとえば端子番号１の入力端
子に入力されたパルス形態の接点信号は、パルスラッチ
部１０を介してメモリ９内の対応記憶領域に格納される
。一方、この入力端子に入力された接点信号は並列接続
のノイズ除去回路（図１参照）にも入力されるが、ノイ
ズとみなされ、メモリ７の、端子番号１と対応の記憶領
域には格納されない。

【００３７】また、たとえば、端子番号Ｆの入力端子に
入力された通常の接点信号は、図１のノイズ除去回路８
を介してメモリ７の対応記憶領域に格納され、またパル
スラッチ部１０を介してメモリ９の対応記憶領域に格納
される。

【００３８】ＣＰＵモジュールの入出力処理により、未
使用の接点信号を含むメモリ７，９の合計３６個の接点
信号は読出され、ＣＰＵモジュール内の内部メモリの対
応記憶領域に格納される。次に、ＣＰＵモジュール内の
シーケンス演算回路ではシーケンスプログラムに従って
、シーケンス命令の規定した接点信号を上記内部メモリ
から読出し、シーケンス演算を行う。

【００３９】このため、メモリ７，９内の未使用の接点
信号（割込み要求信号等が接点信号として記憶されたも
の）は使用されず、誤動作を生じさせることもない。

【００４０】一方、端子番号１〜Ｆの入力端子にそれぞ
れ接続する割込み制御部１１ではメモリ４からの指示信
号に基づき、内部のアンド回路５（図２参照）が割込み
信号バスへの転送を禁止している。また、端子番号０の
みの入力端子に入力された割込み要求信号のみが割込み
信号バスに転送されることは言うまでもない。

【００４１】以上、説明したように、本実施例では１６
個の入力端子のいずれも３種の信号を選択的に入力でき
るので、割込み要求信号としては未使用の入力回路部分
を他種の信号入力用として用いることができる。

【００４２】また、割込み入力用モジュールを通常の入
力モジュールの拡張用としても用いることができる。

【００４３】さらに、割込み要求信号の入力用としての
み割込み入力用モジュールを使用しても未使用の入力回
路の出力禁止をシーケンスプログラム上で指示できるの
で、割込み入力用モジュールとＣＰＵモジュールの割込
み信号線の接続をまちがえてもＣＰＵモジュール側で誤
動作が生じることもない。さらに、シーケンスプログラ
ムをローダ（プログラミング装置）に表示させることに
より、割込み信号線の接続確認をすることができるとい
う利点もある。

【００４４】本実施例の他に次の例が挙げられる。

【００４５】（１）本実施例では１つの入力端子を３種
の信号入力用に共用する例を示したが、ユーザの要望に
よっては共用可能な信号種類を２種としてもよい。この
場合は、図１の回路構成の中の未使用の信号に関する回
路部分を除くことになる。

【００４６】（２）本実施例では図１のメモリ４，７，
９のように３個のメモリを使用しているが、１つのメモ
リを使用し、それぞれ記憶領域を割当ててもよいこと勿
論である。

【００４７】（３）本実施例では入力を許可する割込み
信号を自動的に指示するようにしているが、オペレータ
の手動入力により指示することもできる。この場合は、
図１のメモリ４に代り、ディップスイッチ等オン／オフ
信号を設定できる入力スイッチを用いるとよい。

【００４８】

【発明の効果】以上、説明したように、本発明によれば
、割込み入力モジュールを通常の入力モジュールとして
も使用できるので、ユーザ側は無駄な回路部を保有する
こともない。また、各種波形の接点信号も入力可能であ
り、小形のプログラマブルコントローラでは１台の割込
み入力モジュールのみで入力モジュールを不要とするこ
ともできる。

【００４９】さらには、演算モジュール側のシーケンス
プログラムで入力信号の入力制御を実行できるので、ハ
ード構成を変更させることなく、入力信号の種類内容の
変更に対処できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明実施例の回路構成を示すブロック図であ
る。

【図２】図１の割込み制御部１１の回路構成を示す回路
図である。

【図３】従来のプログラマブルコントローラのシステム
構成を示すブロック図である。

【図４】従来のプログラマブルコントローラの動作タイ
ミングを示すタイミングチャートである。

【符号の説明】

１　　入力端子 ２　　入力回路 ２′　　入力回路 ３　　ラッチ回路 ４　　メモリ ５　　アンド回路 ７　　メモリ ８　　ノイズ除去回路 ９　　メモリ １０　　パルスラッチ部 １１　　割込み制御部 ２０　　割込み入力モジュール ２１　　入力モジュール郡 ２２　　ＣＰＵモジュール

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　シーケンス演算を実行する演算モジュ
   ールに対して割込み処理を指示する割込み要求信号を入
   力するプログラマブルコントローラの割込み入力モジュ
   ールにおいて、前記割込み要求信号および前記シーケン
   ス演算に用いる接点信号のいずれか一方の信号をそれぞ
   れ入力端子を介して入力可能な複数の入力回路と、前記
   入力回路から入力された複数の信号を全て接点信号とみ
   なして記憶し、前記演算モジュールにより読出し可能な
   第１記憶回路と、前記入力回路から入力された複数の信
   号を全て割込み要求信号とみなして保持し、前記演算モ
   ジュールに割込み入力するための保持回路と、前記複数
   の入力回路から入力された信号の中の前記割込み要求信
   号を示す複数の接点信号であって、前記演算モジュール
   のシーケンス演算により信号内容が規定される接点信号
   を記憶する第２記憶回路と、該第２記憶回路の接点信号
   の示す割込み要求信号のみ前記保持回路からの割込み入
   力を許可する制御回路とを具えたことを特徴とするプロ
   グラマブルコントローラの割込み入力モジュール。
2. 【請求項２】　　前記第１記憶回路を接点信号の波形の
   種類毎に複数設けたことを特徴とする請求項１に記載の
   プログラマブルコントローラの割込み入力モジュール。
3. 【請求項３】　　シーケンス演算プログラムを実行する
   演算モジュールに対して割込み処理を指示する複数の割
   込み要求信号を入力するプログラマブルコントローラの
   割込み入力モジュールにおいて、前記複数の信号を選択
   的に指示する指示回路と、当該指示された信号のみ前記
   演算モジュールへの転送を許可する制御回路とを具えた
   ことを特徴とするプログラマブルコントローラの割込み
   入力モジュール。