JPS60122418A - メモリクリア方式 - Google Patents
メモリクリア方式Info
- Publication number
- JPS60122418A JPS60122418A JP58216585A JP21658583A JPS60122418A JP S60122418 A JPS60122418 A JP S60122418A JP 58216585 A JP58216585 A JP 58216585A JP 21658583 A JP21658583 A JP 21658583A JP S60122418 A JPS60122418 A JP S60122418A
- Authority
- JP
- Japan
- Prior art keywords
- section
- memory
- control
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はプリンタ等に用いられるイメージメモリ内のデ
ータを消去するメモリクリア方式に関する０ （ｂｌ 従来技術と問題点 プリンタ等に用いられるイメージメモリにおいて、イメ
ージデータな読出し後、イメージメモリに次のイメージ
データな書込むの４こ先立ち、イメージメモリ内のデー
タを消去する必要がある。従来は、このイメージメモリ
クリアをソフトウェアにより行っていたため制御の処理
効率が低下する欠点があった。
ータを消去するメモリクリア方式に関する０ （ｂｌ 従来技術と問題点 プリンタ等に用いられるイメージメモリにおいて、イメ
ージデータな読出し後、イメージメモリに次のイメージ
データな書込むの４こ先立ち、イメージメモリ内のデー
タを消去する必要がある。従来は、このイメージメモリ
クリアをソフトウェアにより行っていたため制御の処理
効率が低下する欠点があった。
（Ｃ） 発明の目的
本発明は上記の欠点を解決するためになされたもので、
イメージメモリ内のデータ消去を容易とするメモリクリ
ア方式の提供を目的とする。
イメージメモリ内のデータ消去を容易とするメモリクリ
ア方式の提供を目的とする。
Ｃｄ） 発明の構成
本発明は、書込部及び読出部を肩するメモリと、制御部
とが結ばれ、制御部からの続出命令によりメモリ内のデ
ータが読出されるシステムにおいて、前記書込部の人力
レベルを零レベルに設定する制御信号を発する手段と、
所定時間幅の読出モード信号を発する手段と、該読出モ
ード中を判別する手段と、前記メモリのアドレスを順次
選択する選択回路とを備え、前記制御部から前記読出モ
ード信号及び欣出節令が出力された際、前記制御信号に
より前記書込部の人力レベルを零レベルに設定し、前記
メモリ内のデータの読出した後、前記書込部及び選択回
路を、前記読出モードの終了以前の時間内に作動させる
ことζこより、前記メモリ内のすべてのアドレスに零レ
ベルの信号の書込みを行わ１．めることを特徴とするメ
モリクリア方式である。以上のように本発明は、メモリ
（イメージメモリ）内のデータの読出時に、該イメージ
メモリのクリアを、読出モードの時間内に、ハードウェ
ア（制御回路）により行わせるように図ったものである
。
とが結ばれ、制御部からの続出命令によりメモリ内のデ
ータが読出されるシステムにおいて、前記書込部の人力
レベルを零レベルに設定する制御信号を発する手段と、
所定時間幅の読出モード信号を発する手段と、該読出モ
ード中を判別する手段と、前記メモリのアドレスを順次
選択する選択回路とを備え、前記制御部から前記読出モ
ード信号及び欣出節令が出力された際、前記制御信号に
より前記書込部の人力レベルを零レベルに設定し、前記
メモリ内のデータの読出した後、前記書込部及び選択回
路を、前記読出モードの終了以前の時間内に作動させる
ことζこより、前記メモリ内のすべてのアドレスに零レ
ベルの信号の書込みを行わ１．めることを特徴とするメ
モリクリア方式である。以上のように本発明は、メモリ
（イメージメモリ）内のデータの読出時に、該イメージ
メモリのクリアを、読出モードの時間内に、ハードウェ
ア（制御回路）により行わせるように図ったものである
。
（ｅ） 発明の実施例
以下、本発明を図面ｔこよって説明する。第１図は本発
明の一実施例を説明するブロック図、第２図は本発明の
一実施例を説明するタイムチャートである。第１図Ｉこ
おいて、制御部１から発せられる読出指令Ｒは、第２図
（ａｌに示す如くＴなる時間幅を有し、その立上りによ
り読出部２が起動され、そのＴなる時間中が読出モード
となる。換言すれは読出指令几は、読出命令と読出モー
ド信号とを兼ねるものとなる。紀１図において、イメー
ジメモリ３からイメージデータＩＤの読出しを行う場合
、制御部１は、読出指令Ｒ，アドレスデータＡＸ。
明の一実施例を説明するブロック図、第２図は本発明の
一実施例を説明するタイムチャートである。第１図Ｉこ
おいて、制御部１から発せられる読出指令Ｒは、第２図
（ａｌに示す如くＴなる時間幅を有し、その立上りによ
り読出部２が起動され、そのＴなる時間中が読出モード
となる。換言すれは読出指令几は、読出命令と読出モー
ド信号とを兼ねるものとなる。紀１図において、イメー
ジメモリ３からイメージデータＩＤの読出しを行う場合
、制御部１は、読出指令Ｒ，アドレスデータＡＸ。
ＡＹ及び制御信号Ｂを出力する。読出指令Ｒの立上りに
より読出部２が起動されると共に、アドレスデータＡｘ
及びＡＹがアドレスカウンタ（アヅプダウンカウンタ）
４及び５にセットされることにより１イメージメモリ３
内のイメージデータよりか、読出部２からラッチメ回路
６へと読出される。一方制御部ｌからの制御信号Ｂは、
「０」レベルから「ｌ」レベルへと変化する信号であり
、これが切替制御部７へ送られる。切替制御部７は、切
替信号Ｆを発して切替回路８をＯＦＦとする。この切替
回路８がＯＦＦとなることにより、書込用のデータＤは
阻止されると共に、書込用のデータバッファ９の出力端
子Ｆの信号レベルは「ｏ」となる。従って書込部１０の
入力には、「０」レベルの信号が供給されることになる
。
より読出部２が起動されると共に、アドレスデータＡｘ
及びＡＹがアドレスカウンタ（アヅプダウンカウンタ）
４及び５にセットされることにより１イメージメモリ３
内のイメージデータよりか、読出部２からラッチメ回路
６へと読出される。一方制御部ｌからの制御信号Ｂは、
「０」レベルから「ｌ」レベルへと変化する信号であり
、これが切替制御部７へ送られる。切替制御部７は、切
替信号Ｆを発して切替回路８をＯＦＦとする。この切替
回路８がＯＦＦとなることにより、書込用のデータＤは
阻止されると共に、書込用のデータバッファ９の出力端
子Ｆの信号レベルは「ｏ」となる。従って書込部１０の
入力には、「０」レベルの信号が供給されることになる
。
第１図においで、判別部１１力場出部２によるイメージ
データＩＤの読出し終了を検知すると、切替信号Ｇ及び
書込信号Ｗを発する。書込信号Ｗにより書込部１０が起
動されると共に、切替信号Ｇにより切替部１２が切替え
られ、且つパルス発生部１３が起動される。切替部１２
においては、接点Ｓ１及びＳχがＯＦＦとなり、また接
点Ｓ。
データＩＤの読出し終了を検知すると、切替信号Ｇ及び
書込信号Ｗを発する。書込信号Ｗにより書込部１０が起
動されると共に、切替信号Ｇにより切替部１２が切替え
られ、且つパルス発生部１３が起動される。切替部１２
においては、接点Ｓ１及びＳχがＯＦＦとなり、また接
点Ｓ。
はＯＮとなる。従ってパルス発生部１３からのパルスＰ
が接点Ｓ３を経てアドレスカウンタ１４を駆動させる。
が接点Ｓ３を経てアドレスカウンタ１４を駆動させる。
これによりイメージメモリ３のＸ＠方向のアドレスが順
次選択され、書込部１０により「０」レベルの信号の書
込みが行われる。アドレスカウンタ１４がカウントアウ
トすると、キャリー信号Ｃが発せられ、アドレスカウン
タ５が１ステップ歩進する。以上のアドレス選択及び書
込動作の繰返しにより、イメージメモリ３の全域にｒＯ
Ｊ−４＝ レベルの信号の書込みが行われる。すなわちイメージメ
モリ３のクリアが完了する。
次選択され、書込部１０により「０」レベルの信号の書
込みが行われる。アドレスカウンタ１４がカウントアウ
トすると、キャリー信号Ｃが発せられ、アドレスカウン
タ５が１ステップ歩進する。以上のアドレス選択及び書
込動作の繰返しにより、イメージメモリ３の全域にｒＯ
Ｊ−４＝ レベルの信号の書込みが行われる。すなわちイメージメ
モリ３のクリアが完了する。
第２図は、以上の動作の時間関係を説明するタイムチャ
ートである。第２図において、第１図における制御部ｌ
から時刻ｔ１に、第ダ図（ａ）に示す読出指令Ｒと、同
じ＜（ｂ）に示す制御信号Ｂとが発せられる。この制御
信号Ｂにより、Ｍ１図におけるデータバッファ９の出力
端子Ｆの信号レベルは、第２図（ｄ）に示すようにレベ
ル「ｌ」からレベル「ｏ」へと変化する。同図（Ｃ）は
、イメージメモリ内のイメージデータＩＤが、時刻ｔ、
からｔ、までの間に読出される状態を示す（時刻１．に
、その読出しが完了する）。第１図において説明したイ
メージメモリ３のクリアは、ｔｉＸｚ図（−１に示す如
く時刻ｔｒ−１ｌ＋の間に行われる。クリアは、読出モ
ード（時間Ｔ＝ｔ１〜１．）の完了以前に、しかもイメ
ージデータＩＤの読出終了直後に行われる。
ートである。第２図において、第１図における制御部ｌ
から時刻ｔ１に、第ダ図（ａ）に示す読出指令Ｒと、同
じ＜（ｂ）に示す制御信号Ｂとが発せられる。この制御
信号Ｂにより、Ｍ１図におけるデータバッファ９の出力
端子Ｆの信号レベルは、第２図（ｄ）に示すようにレベ
ル「ｌ」からレベル「ｏ」へと変化する。同図（Ｃ）は
、イメージメモリ内のイメージデータＩＤが、時刻ｔ、
からｔ、までの間に読出される状態を示す（時刻１．に
、その読出しが完了する）。第１図において説明したイ
メージメモリ３のクリアは、ｔｉＸｚ図（−１に示す如
く時刻ｔｒ−１ｌ＋の間に行われる。クリアは、読出モ
ード（時間Ｔ＝ｔ１〜１．）の完了以前に、しかもイメ
ージデータＩＤの読出終了直後に行われる。
（０発明の効果
以上のようｌこ本発明は、イメージメモリのクリア制御
を、ハードウェア（制御回路〕によって、読出モードの
時間内ｌこ行いうるので、効率のよい制御が可能となる
利点を有する。
を、ハードウェア（制御回路〕によって、読出モードの
時間内ｌこ行いうるので、効率のよい制御が可能となる
利点を有する。
第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の一実施例を説明するタイムチャートであり
い図中−９用いた符号は次の通りである。 ｌは制御部、２は読出部、３はイメージメモリ、４．５
はアドレスカウンタ（アクプダウンカウンタ）、６はラ
ッチ回路、７は切替制御部、８．１２は切替部、９はデ
ータバッファ、ｌＯは書込部、１１は判別部、１３はパ
ルス発生部、１４はプリンタ、ＡＸ、ＡＹはアドレスデ
ータ、Ｂは制御信号、Ｄは書込用のデータ、Ｅ、Ｆ、Ｇ
は切替信号、几は読出指令、ＲＬは抵抗、８．、Ｓ、、
Ｓｓは接点、Ｗは書込信号を示す。 ７−
図は本発明の一実施例を説明するタイムチャートであり
い図中−９用いた符号は次の通りである。 ｌは制御部、２は読出部、３はイメージメモリ、４．５
はアドレスカウンタ（アクプダウンカウンタ）、６はラ
ッチ回路、７は切替制御部、８．１２は切替部、９はデ
ータバッファ、ｌＯは書込部、１１は判別部、１３はパ
ルス発生部、１４はプリンタ、ＡＸ、ＡＹはアドレスデ
ータ、Ｂは制御信号、Ｄは書込用のデータ、Ｅ、Ｆ、Ｇ
は切替信号、几は読出指令、ＲＬは抵抗、８．、Ｓ、、
Ｓｓは接点、Ｗは書込信号を示す。 ７−
Claims (1)
- 書込部及び読出部をＭするメモリと、制御部とが精はれ
、制御部からの続出命令によりメモリ内のデータが続出
されるシステムにおいて、前記書込部の入力レベルを零
レベルに設定する制御信号を発する手段と、所定時間幅
の読出モード信号を発する手段と、該読出モード中を判
別する手段と、前記メモリのアドレスを順次選択する選
択回路とを備え、前記制御部から前記読出モード信号及
び続出命令が出力された際、前記制御信号により前記書
込部の入力レベルを零レベルに設定し、前記メモリ内の
データを読出した後、前記書込部及び選択回路を、前記
読出モードの終了以前の時間内に作動させ、前記メモリ
内の各アドレスに零レベルの信号の書込みを行わしめる
ことを％＊とするメモリクリア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216585A JPS60122418A (ja) | 1983-11-17 | 1983-11-17 | メモリクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216585A JPS60122418A (ja) | 1983-11-17 | 1983-11-17 | メモリクリア方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60122418A true JPS60122418A (ja) | 1985-06-29 |
Family
ID=16690720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216585A Pending JPS60122418A (ja) | 1983-11-17 | 1983-11-17 | メモリクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122418A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162095A (en) * | 1981-03-31 | 1982-10-05 | Hitachi Ltd | Printing controller |
| JPS58121432A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | メモリ制御回路 |
| JPS58186826A (ja) * | 1982-04-26 | 1983-10-31 | Mitsubishi Electric Corp | マイクロプロセツサ |
-
1983
- 1983-11-17 JP JP58216585A patent/JPS60122418A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162095A (en) * | 1981-03-31 | 1982-10-05 | Hitachi Ltd | Printing controller |
| JPS58121432A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | メモリ制御回路 |
| JPS58186826A (ja) * | 1982-04-26 | 1983-10-31 | Mitsubishi Electric Corp | マイクロプロセツサ |
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