JPS58146942A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS58146942A JPS58146942A JP57030305A JP3030582A JPS58146942A JP S58146942 A JPS58146942 A JP S58146942A JP 57030305 A JP57030305 A JP 57030305A JP 3030582 A JP3030582 A JP 3030582A JP S58146942 A JPS58146942 A JP S58146942A
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- JP
- Japan
- Prior art keywords
- microprogram
- error
- address
- storage device
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Quality & Reliability (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置に於けるマイクロプログラム制
御装置に関するもので、特にマイク四プログ２ム読み出
し時のエラー訂正処理機能を有するマイクロプログラム
制御装置に関する。
御装置に関するもので、特にマイク四プログ２ム読み出
し時のエラー訂正処理機能を有するマイクロプログラム
制御装置に関する。
第１図は従来のマイクロプログラム制御装置の一例を示
すブロック図で、マイクロプログラムを記憶する読み書
き可能な記憶装置１と、記憶装置１の読み書きのアドレ
スを与えるアドレスレジスタ２と１読み出したマイクロ
プログラム１０２ｔ−保持するマイクロプログラム保持
レジスタ３と、マイクロプログラム保持レジスタ３に保
持されたマイクロプログラム１０３によって、実際の制
御信号を作成する制御ブロック４と、セレクタ５と、ア
ドレスレジスタ２から出力されたアドレス信号１０１を
保持するためのアドレス保持レジスタ６とから構成され
ている。
すブロック図で、マイクロプログラムを記憶する読み書
き可能な記憶装置１と、記憶装置１の読み書きのアドレ
スを与えるアドレスレジスタ２と１読み出したマイクロ
プログラム１０２ｔ−保持するマイクロプログラム保持
レジスタ３と、マイクロプログラム保持レジスタ３に保
持されたマイクロプログラム１０３によって、実際の制
御信号を作成する制御ブロック４と、セレクタ５と、ア
ドレスレジスタ２から出力されたアドレス信号１０１を
保持するためのアドレス保持レジスタ６とから構成され
ている。
制御ブロック４の詳細は１８２図に示すように、マイク
ロプログラム保持レジスタ３の出力を使用して、次のア
ドレスを生成するアドレス制御部８とデコーダ部９とエ
ラー検出訂正回路７と訂正後のデータを保持する正解デ
ータ保持レジスタ１０と記憶装置１への書き込みを指示
する７リツプフロツ７’ｌｌとから構成されている。
ロプログラム保持レジスタ３の出力を使用して、次のア
ドレスを生成するアドレス制御部８とデコーダ部９とエ
ラー検出訂正回路７と訂正後のデータを保持する正解デ
ータ保持レジスタ１０と記憶装置１への書き込みを指示
する７リツプフロツ７’ｌｌとから構成されている。
次に、従来のマイクロプログラム制御装置の動作を第１
図、１１２図を用いて説明する。
図、１１２図を用いて説明する。
工２−がない時には、アドレスレジスタ２で指示される
記憶装置１０マイクロプログラムがマイクロプログラム
保持レジスタ３に読み出されデコーダ部９により、デコ
ードされた信号が装置を制御し、アドレス制御部８から
出力されるアドレス信号１００により、次のアドレスを
与えられて、順次制御が実行される。マイクロプログラ
ム保持レジスタ３に読み出されたマイクロプログラム１
０２のエラーをエラー検出訂正制御部７が検出すると、
出力信号１０８がＩｌ雪となシ、フリップフロップ１１
をセットして、デコーダ部９へ制御を停止することを指
示するとともに訂正データを正解データ保持レジスタ１
（Ｎ’Ｃ受け、かつアドレスレジスタ２ヘセレクタ５を
通して、アドレス保持レジスタ６の内容を移送して、エ
ラーがあったアドレスに、訂正後のデータを書き込んで
から再び、同じアドレスのデータを読み出して制御を行
うためエラー訂正、再書込み処理の時間が必要となシ、
処理が遅れるという欠点があった。
記憶装置１０マイクロプログラムがマイクロプログラム
保持レジスタ３に読み出されデコーダ部９により、デコ
ードされた信号が装置を制御し、アドレス制御部８から
出力されるアドレス信号１００により、次のアドレスを
与えられて、順次制御が実行される。マイクロプログラ
ム保持レジスタ３に読み出されたマイクロプログラム１
０２のエラーをエラー検出訂正制御部７が検出すると、
出力信号１０８がＩｌ雪となシ、フリップフロップ１１
をセットして、デコーダ部９へ制御を停止することを指
示するとともに訂正データを正解データ保持レジスタ１
（Ｎ’Ｃ受け、かつアドレスレジスタ２ヘセレクタ５を
通して、アドレス保持レジスタ６の内容を移送して、エ
ラーがあったアドレスに、訂正後のデータを書き込んで
から再び、同じアドレスのデータを読み出して制御を行
うためエラー訂正、再書込み処理の時間が必要となシ、
処理が遅れるという欠点があった。
このときのタイムチャートを！Ｊ３図に示す。
すなわち、従来のマイクロプログラム制御装置はエラー
発生時に処理時間が多くなるという欠点があった。
発生時に処理時間が多くなるという欠点があった。
本発明の目的はエラーが発生してもエラーが発生しない
ときと同じ処理時間で処理できるマイクロプログラム制
御装置を提供することにある。
ときと同じ処理時間で処理できるマイクロプログラム制
御装置を提供することにある。
すなわち、本発明の目的は、２個のマイクロプログツム
記憶装置およびアドレスレジスタ、エラー検出回路を有
し、一方にエラーがありた場合には、エラーのない方の
データを使用して、制御を続行するとともに、エラーの
ない方のデータを一時保持して、エラーがありた方の記
憶装置へ前記保持した正しいデータを、エラーがあった
アドレスを移送して保持しているアドレスレジスタの指
示に従りてｉ込むことＫより、上記欠点を除去したマイ
クロプログラム制御装置を提供することＫある。
記憶装置およびアドレスレジスタ、エラー検出回路を有
し、一方にエラーがありた場合には、エラーのない方の
データを使用して、制御を続行するとともに、エラーの
ない方のデータを一時保持して、エラーがありた方の記
憶装置へ前記保持した正しいデータを、エラーがあった
アドレスを移送して保持しているアドレスレジスタの指
示に従りてｉ込むことＫより、上記欠点を除去したマイ
クロプログラム制御装置を提供することＫある。
本発明のマイクロプログラム制御装置は、マイクロプロ
グラムを記憶する読み書き可能な２個の記憶装置と、前
記２個の配憶装置の読み書きのアドレスを別々に与える
２個のアドレスレジスタと。
グラムを記憶する読み書き可能な２個の記憶装置と、前
記２個の配憶装置の読み書きのアドレスを別々に与える
２個のアドレスレジスタと。
前記２個の記憶装置から読み出したマイクロプログラム
それぞれの工２−を検出する工２−検出手段と前記２個
の記憶装置から読み出したマイクロプログラムのいずれ
か一方にエラーを検出した場合には エラーを検出した
記憶装置の＃尚アドレスにエフ−を検出していない記憶
装置から読み出した正しいマイクロプログラムを書き込
むための書込手段と工゛ラーを検出していないｌｉｌ！
憧装置がらの前記圧しいマイクロ−プログラムを使用し
て制御を続行させる制御手段とからなる制御ブロックと
を含んで構成される。
それぞれの工２−を検出する工２−検出手段と前記２個
の記憶装置から読み出したマイクロプログラムのいずれ
か一方にエラーを検出した場合には エラーを検出した
記憶装置の＃尚アドレスにエフ−を検出していない記憶
装置から読み出した正しいマイクロプログラムを書き込
むための書込手段と工゛ラーを検出していないｌｉｌ！
憧装置がらの前記圧しいマイクロ−プログラムを使用し
て制御を続行させる制御手段とからなる制御ブロックと
を含んで構成される。
次に１本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第４図は、本発明の一実施例を示すブロック図、第５図
は第４図に示す制御ブロックの詳細ブロック図である。
は第４図に示す制御ブロックの詳細ブロック図である。
第４図−に示すマイクロプログラム制御装置は、マイク
ロプログラムを記憶するための記憶装置ｌ−１゜１−２
と、記憶装置１−１．１−２にアクセスするためのアド
レスを格納するためのアドレスレジスタ２−１゜２−２
と１アドレスレジスタ２−１．２−２ Ｋ保持したアド
レスをｌ ′ｃｌｏｃｋ 保持するためのレジスタ６−
１．６−２と、セレクタ５−１．５−２と、記憶装置１
−１．１−２から読み出したマイクログログラムを保持
するためのマイクロプログラム保持レジスタ３−１．３
−２と、制御プキック４′とを含んで構成される。この
制御ブロック４′は詳細を！Ｊ５図に示すようにエラー
検出回路７−１．７−２とアドレス制御部８とデコーダ
部９と正解データ保持レジスタ１０と記憶装置１−１．
１−２への書込み指示をする７リツプフロツプ１１−１
、１１−２および工２−がないデータを有効とするア
ンドオアゲート１２−１〜１２−ｆｌとから構成される
。
ロプログラムを記憶するための記憶装置ｌ−１゜１−２
と、記憶装置１−１．１−２にアクセスするためのアド
レスを格納するためのアドレスレジスタ２−１゜２−２
と１アドレスレジスタ２−１．２−２ Ｋ保持したアド
レスをｌ ′ｃｌｏｃｋ 保持するためのレジスタ６−
１．６−２と、セレクタ５−１．５−２と、記憶装置１
−１．１−２から読み出したマイクログログラムを保持
するためのマイクロプログラム保持レジスタ３−１．３
−２と、制御プキック４′とを含んで構成される。この
制御ブロック４′は詳細を！Ｊ５図に示すようにエラー
検出回路７−１．７−２とアドレス制御部８とデコーダ
部９と正解データ保持レジスタ１０と記憶装置１−１．
１−２への書込み指示をする７リツプフロツプ１１−１
、１１−２および工２−がないデータを有効とするア
ンドオアゲート１２−１〜１２−ｆｌとから構成される
。
次に、本発明のマイクロプログラム制御装置の動作を１
１４図、第５図、第６図を参照しながら説明する。
１４図、第５図、第６図を参照しながら説明する。
正常動作時にはセレクタ５−１．５−２Ｆｉ七もにアド
レス１ｉ４ｔ１００ｔセレクトし、アドレスレジスタ２
−１ 、２−２には記憶装置１−１．１−２からマイク
ロプログ２ム￥を続み出すためのアドレスがセットされ
て、次のクロックで記憶装置１−１．１−２から読、軽 み出したマイクロプログラム１０２−１，１０２−２マ
イクロプログラム保持レジスタ３−１．３−２にセット
されて、１１５図に示すアンドオアゲー） １２−１〜
１２−ｎで２個の正解データの論理和がとられて、その
出力がアドレス制御部８．デコーダ部９へ供給されて次
のアドレス信号１００および制御信号１０７が出力され
て、制御が順次実行される。
レス１ｉ４ｔ１００ｔセレクトし、アドレスレジスタ２
−１ 、２−２には記憶装置１−１．１−２からマイク
ロプログ２ム￥を続み出すためのアドレスがセットされ
て、次のクロックで記憶装置１−１．１−２から読、軽 み出したマイクロプログラム１０２−１，１０２−２マ
イクロプログラム保持レジスタ３−１．３−２にセット
されて、１１５図に示すアンドオアゲー） １２−１〜
１２−ｎで２個の正解データの論理和がとられて、その
出力がアドレス制御部８．デコーダ部９へ供給されて次
のアドレス信号１００および制御信号１０７が出力され
て、制御が順次実行される。
次に、記憶装置１−１から読み出したマイクロプログラ
ムにエラーが検出された場合の動作を説明する。
ムにエラーが検出された場合の動作を説明する。
１１５図に示す、エラー検出回路７−１でエラーが検出
されると、出力信号１０８−１が１１１１となシ、出力
信号１１０−１が１０′となる。出力信号１１０−１が
ＯＩとなるためにアンドオアゲー）１２−１〜１２−ｎ
は、マイクロプログラム１０３−２をそのまま出力し、
アドレス制御部８．デコーダ部９へ入力されるとと４に
正解データ保持レジスタＩＯＫセットされる。
されると、出力信号１０８−１が１１１１となシ、出力
信号１１０−１が１０′となる。出力信号１１０−１が
ＯＩとなるためにアンドオアゲー）１２−１〜１２−ｎ
は、マイクロプログラム１０３−２をそのまま出力し、
アドレス制御部８．デコーダ部９へ入力されるとと４に
正解データ保持レジスタＩＯＫセットされる。
一方、出力信号１０８−１がｌＩＩとなると７リツプフ
ロツプ１１−１がセットされ出力信号１０９−１が１１
１となるとともにセレクタ５−１でアドレス保持レジス
タ６−１からのアドレス信号１０５−１がセレクトされ
て、アドレスレジスタ２−ＩＫ上セツトれる。フリップ
フロップ１１−１が１１１となるために、配憶装置１−
１のエラ一時アドレスに正解データ、すなわち、正解デ
ータ保持レジスタ１０の・： 出力が書き込まれる。この間、正解データ保持レジスタ
ｌｌｊ、出力信号１０９−ＩＫよシ、 リセットされて
いる。
ロツプ１１−１がセットされ出力信号１０９−１が１１
１となるとともにセレクタ５−１でアドレス保持レジス
タ６−１からのアドレス信号１０５−１がセレクトされ
て、アドレスレジスタ２−ＩＫ上セツトれる。フリップ
フロップ１１−１が１１１となるために、配憶装置１−
１のエラ一時アドレスに正解データ、すなわち、正解デ
ータ保持レジスタ１０の・： 出力が書き込まれる。この間、正解データ保持レジスタ
ｌｌｊ、出力信号１０９−ＩＫよシ、 リセットされて
いる。
この間、マイクロプログラムは記憶装置１−２の出力に
より正常に制御動作を実施できる。
より正常に制御動作を実施できる。
上記動作は、１１６図にタイムチャートチ示シテある。
本発明のマイクロプログ２ム制御装置は、２個のマイク
ロプログラム記憶装置をもち、１個の出力でエラーがあ
った場合ももう１個の出方データを使用して処理が続行
でき、かっ工２−訂正亀できるようにした九め、工２一
時も性能を落さずに実行できるという効果がある。
ロプログラム記憶装置をもち、１個の出力でエラーがあ
った場合ももう１個の出方データを使用して処理が続行
でき、かっ工２−訂正亀できるようにした九め、工２一
時も性能を落さずに実行できるという効果がある。
１１１図は従来の一例を示すブロック図、ｌＩＺ図＃１
ｌｌｌ１図に示す制御ブロックの詳細ブロック図、第３
図は１１１図に示す従来例の動作を説明するためのタイ
ムチャート、第４図は本発明の一笑施例を示すブロック
図、第５図Ｆｉ第４図に示す制御ブロックの詳細ブロッ
ク図、１８６図は第４図に示す＊趨例の動作管説明する
ためのタイムチャートであゐ。 １．１−１−１−２・・°・・・記憶装置％２．２−１
．２−２・・・・・・アドレスレジスタ、３ 、３−１
、３−２・・・°°°マイクロプログラム保持レジス
タ、 ４．４’ 町−’制御ブロック、５．５−１．５
−２・・・・・・セレクタ、６ 、６−ｔ 。 ６−２・・・・・・アドレス保持レジスタ、 ７・・・
・・・エラー検出訂正回路、７−１．７−２・・・・・
・エラー検出回路、８・・・・・・アドレス制御部、９
・・・・・・デコーダ部ｍｌＯ・・・・・・正解データ
保持レジスタ、１１．１１−１．１１−２°°°゛°°
フリツプフロツプ、１２−１〜１２−ｎ・・・・・・ア
ンドオアゲート、 １００−−−−・−７ドｖｘ信号、１０１，１０１−１
，１０１−２・・・・・・アドレス信号％ １０２．１
０２−１．−１０２−２・・・・・・マイクロプログラ
ム、１０３，１０３−１，１０３−２・・・・・・マイ
クロプログラム、１０５，１０５−１゜１０５−２・・
・・・・アドレス信号、１ｏ６・・・・・・正％データ
。 １０７・・・・・・制御信号、１０８．１０８−１．１
０８−２°°°°°。 出力信号、１０９，１０９−１，１０９−２・・・・・
・出力信号、１１０−１，１１０−２・・・・・・出力
信号。 婢１図
ｌｌｌ１図に示す制御ブロックの詳細ブロック図、第３
図は１１１図に示す従来例の動作を説明するためのタイ
ムチャート、第４図は本発明の一笑施例を示すブロック
図、第５図Ｆｉ第４図に示す制御ブロックの詳細ブロッ
ク図、１８６図は第４図に示す＊趨例の動作管説明する
ためのタイムチャートであゐ。 １．１−１−１−２・・°・・・記憶装置％２．２−１
．２−２・・・・・・アドレスレジスタ、３ 、３−１
、３−２・・・°°°マイクロプログラム保持レジス
タ、 ４．４’ 町−’制御ブロック、５．５−１．５
−２・・・・・・セレクタ、６ 、６−ｔ 。 ６−２・・・・・・アドレス保持レジスタ、 ７・・・
・・・エラー検出訂正回路、７−１．７−２・・・・・
・エラー検出回路、８・・・・・・アドレス制御部、９
・・・・・・デコーダ部ｍｌＯ・・・・・・正解データ
保持レジスタ、１１．１１−１．１１−２°°°゛°°
フリツプフロツプ、１２−１〜１２−ｎ・・・・・・ア
ンドオアゲート、 １００−−−−・−７ドｖｘ信号、１０１，１０１−１
，１０１−２・・・・・・アドレス信号％ １０２．１
０２−１．−１０２−２・・・・・・マイクロプログラ
ム、１０３，１０３−１，１０３−２・・・・・・マイ
クロプログラム、１０５，１０５−１゜１０５−２・・
・・・・アドレス信号、１ｏ６・・・・・・正％データ
。 １０７・・・・・・制御信号、１０８．１０８−１．１
０８−２°°°°°。 出力信号、１０９，１０９−１，１０９−２・・・・・
・出力信号、１１０−１，１１０−２・・・・・・出力
信号。 婢１図
Claims (1)
- マイクロプログラムを記憶する読み書き可能な２個の記
憶装置と、前記２個の記憶装置の読み書きのアドレスを
別々に与える２個のアドレスレジスタと、前記２個の配
憶装置から読み出したマイクロプログラムそれぞれのエ
ラーを検出するエラー検出手段と前記２個の配憶装置か
ら読み出したマイクロプログラムのいずれか一万にエラ
ーを検出した場合には エラーを検出した記憶装置の該
嶋アドレスにエラーを検出していない記憶装置から読み
出した正しいマイクロプログラムを書き込むための書込
手段とエラーを検出していない記憶装置からの前記正し
いマイクロプログラムを使用して制御を続行させる制御
手段とからなる制御ブロックとを含むことを特徴とする
マイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030305A JPS58146942A (ja) | 1982-02-26 | 1982-02-26 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030305A JPS58146942A (ja) | 1982-02-26 | 1982-02-26 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146942A true JPS58146942A (ja) | 1983-09-01 |
Family
ID=12300039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030305A Pending JPS58146942A (ja) | 1982-02-26 | 1982-02-26 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236038A (ja) * | 1986-03-28 | 1987-10-16 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 制御記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227979A (en) * | 1975-07-18 | 1977-03-02 | Mitsubishi Electric Corp | Signal transmitter device |
| JPS53105951A (en) * | 1977-02-28 | 1978-09-14 | Nec Corp | Data processor |
-
1982
- 1982-02-26 JP JP57030305A patent/JPS58146942A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227979A (en) * | 1975-07-18 | 1977-03-02 | Mitsubishi Electric Corp | Signal transmitter device |
| JPS53105951A (en) * | 1977-02-28 | 1978-09-14 | Nec Corp | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236038A (ja) * | 1986-03-28 | 1987-10-16 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 制御記憶装置 |
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