JPS61286940A - イベントカウンタ - Google Patents
イベントカウンタInfo
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- JPS61286940A JPS61286940A JP61134732A JP13473286A JPS61286940A JP S61286940 A JPS61286940 A JP S61286940A JP 61134732 A JP61134732 A JP 61134732A JP 13473286 A JP13473286 A JP 13473286A JP S61286940 A JPS61286940 A JP S61286940A
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- JP
- Japan
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- event
- data
- bus
- ram
- count
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/86—Event-based monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、イベントカウンタ、特に複数の異なるイベン
トの発生回数を各イベント毎に計数するイベントカウン
タに関する。
トの発生回数を各イベント毎に計数するイベントカウン
タに関する。
マイクロプロセッサのコードをテストする際、メモリの
記憶位置やメモリマツブトＩ１０ボート（メモリ空間内
に設けられたＩ１０ポート）がアクセスされる回数を数
えることが有効である場合が多い。このようなデータは
、あるタスクを実行する際のそのコードの有効性の尺度
として用いることができる。従来、テストされるコード
を変形して、所定のメモリアドレスが発生する度に記憶
計数値を更新するサブルーチンを含ませるようにした。
記憶位置やメモリマツブトＩ１０ボート（メモリ空間内
に設けられたＩ１０ポート）がアクセスされる回数を数
えることが有効である場合が多い。このようなデータは
、あるタスクを実行する際のそのコードの有効性の尺度
として用いることができる。従来、テストされるコード
を変形して、所定のメモリアドレスが発生する度に記憶
計数値を更新するサブルーチンを含ませるようにした。
しかし、この“侵入的”な手法は、テストされるコード
を変形するためにそのコードを熟知している必要があり
、使用が困難である。他の手法は、マイクロプロセッサ
のアドレスバスにワードレコグナイザを接続し、所定の
アドレスがバス上に現われる度にパルスを発生するよう
ワードレコグナイザをプログラムするものである。発生
したパルスは従来のカウンタで計数される。この手法は
、テストされるコードが変形されることがないので侵入
的ではなく、よって実行は容易で誤りも少ない。しかし
ながら、多数の異なるアドレスに対するメモリアクセス
動作を計数するには、この手法では多数のワードレコグ
ナイザ及びカウンタが必要になる。その他、選択したア
ドレスの発生を計数するようプログラムされたテスト用
コンピュータへ、被テストコンピュータのアドレスバス
をデータ入力として与えることにより、多数のワードレ
コグナイザ及びカウンタの必要性をなくすようにするこ
とも考えられる。しかし、このような手法に用いるテス
ト用コンピュータは超高速でなければならず高価である
。
を変形するためにそのコードを熟知している必要があり
、使用が困難である。他の手法は、マイクロプロセッサ
のアドレスバスにワードレコグナイザを接続し、所定の
アドレスがバス上に現われる度にパルスを発生するよう
ワードレコグナイザをプログラムするものである。発生
したパルスは従来のカウンタで計数される。この手法は
、テストされるコードが変形されることがないので侵入
的ではなく、よって実行は容易で誤りも少ない。しかし
ながら、多数の異なるアドレスに対するメモリアクセス
動作を計数するには、この手法では多数のワードレコグ
ナイザ及びカウンタが必要になる。その他、選択したア
ドレスの発生を計数するようプログラムされたテスト用
コンピュータへ、被テストコンピュータのアドレスバス
をデータ入力として与えることにより、多数のワードレ
コグナイザ及びカウンタの必要性をなくすようにするこ
とも考えられる。しかし、このような手法に用いるテス
ト用コンピュータは超高速でなければならず高価である
。
したがって、バス上に現われる一義的な数値で特徴づけ
られる多数の異なるイベントの発生を計数して連続的な
プリスケール計数値を外部のコンピュータまたはコント
ローラに送出することができる装置を提供することは有
益である。
られる多数の異なるイベントの発生を計数して連続的な
プリスケール計数値を外部のコンピュータまたはコント
ローラに送出することができる装置を提供することは有
益である。
本発明の目的は、一義的なイベント数値で特徴づけられ
るイベントの連続的なブリスケール計数値を発生する新
規かつ改良された装置を提供することである。
るイベントの連続的なブリスケール計数値を発生する新
規かつ改良された装置を提供することである。
本発明の他の目的は、複数の異なるイベントのプリスケ
ール計数値を同時に発生することができるイベントカウ
ンタを提供することである。
ール計数値を同時に発生することができるイベントカウ
ンタを提供することである。
本発明による、バス上に現われる一義的な数値により特
徴づけられるイベントを針数し、ブリスケーリングする
装置は、ランダムアクセスメモリ（ＲＡＭ） 、ラッチ
及び加算器を有する。バスはＲＡＭに接続され、バス上
のイベント番号によってＲＡＭがアドレス指定される。
徴づけられるイベントを針数し、ブリスケーリングする
装置は、ランダムアクセスメモリ（ＲＡＭ） 、ラッチ
及び加算器を有する。バスはＲＡＭに接続され、バス上
のイベント番号によってＲＡＭがアドレス指定される。
あるイベントに対応する数値がバス上に現われると、Ｒ
ＡＭはそのアドレス位置に記憶されている計数値データ
を、データ出力バスを介してラッチに送る。ラッチはこ
の針数データを加算器に送る。加算器は計数データを１
だけ増加させた後、その計数値データをＲＡＭのデータ
人力バス上に載せる。増加した計数値データはＲＡＭの
現在のイベント番号のアドレス位置に書込まれる。この
ように、イベント番号がバス上に現われる度に、そのイ
ベント番号と １一致するアドレス位置に記憶さ
れている計数値データを１だけインクリメントする。し
たがって、ＲＡＭの各記憶位置は、その記憶データが０
に初期化された後、対応するイベント番号が発生した回
数を保持していることになる。
ＡＭはそのアドレス位置に記憶されている計数値データ
を、データ出力バスを介してラッチに送る。ラッチはこ
の針数データを加算器に送る。加算器は計数データを１
だけ増加させた後、その計数値データをＲＡＭのデータ
人力バス上に載せる。増加した計数値データはＲＡＭの
現在のイベント番号のアドレス位置に書込まれる。この
ように、イベント番号がバス上に現われる度に、そのイ
ベント番号と １一致するアドレス位置に記憶さ
れている計数値データを１だけインクリメントする。し
たがって、ＲＡＭの各記憶位置は、その記憶データが０
に初期化された後、対応するイベント番号が発生した回
数を保持していることになる。
計数の結果、加算器がオーバーフローした（出力が０に
戻った）ときそのイベント番号を記憶するためにバッフ
ァを設ける。このバッファ内には幾つかのオーバーフロ
ーしたイベント番号を記憶することができ、後に外部コ
ントローラは、他の仕事を実行していない遊び時間に、
イベントカウンタへのデータ入力速度より遅い速度で読
出ず。
戻った）ときそのイベント番号を記憶するためにバッフ
ァを設ける。このバッファ内には幾つかのオーバーフロ
ーしたイベント番号を記憶することができ、後に外部コ
ントローラは、他の仕事を実行していない遊び時間に、
イベントカウンタへのデータ入力速度より遅い速度で読
出ず。
外部コントローラは、バッファからイベント番号を読出
ず度に、そのイベントが一定回数計数されたことをａｇ
ｍし、イベントカウンタのＲＡＭより大容量、低速かつ
安価なコントローラ自身内のメモリ内の記憶計数値をイ
ンクリメントする。
ず度に、そのイベントが一定回数計数されたことをａｇ
ｍし、イベントカウンタのＲＡＭより大容量、低速かつ
安価なコントローラ自身内のメモリ内の記憶計数値をイ
ンクリメントする。
更に、本発明によれば、第１マルチプレクサによって、
ＲＡＭに対するアドレス入力をイベント番号バスと外部
コントローラからのアドレスバスとの間で切替える。外
部コントローラは、ＲＡＭのデータ出力バスにもアクセ
スし、またマルチプレクサの動作切替の制御も行なう。
ＲＡＭに対するアドレス入力をイベント番号バスと外部
コントローラからのアドレスバスとの間で切替える。外
部コントローラは、ＲＡＭのデータ出力バスにもアクセ
スし、またマルチプレクサの動作切替の制御も行なう。
外部コントローラは、マルチプレクサを切替えることに
より、任意のＲＡＭアドレスに記憶されている現在のイ
ベント計数値を読出すことができる。
より、任意のＲＡＭアドレスに記憶されている現在のイ
ベント計数値を読出すことができる。
更に、本発明によれば、外部コントローラで制御される
第２マルチプレクサによって、加算器へのデータ入力を
、ラッチの出力と一１データとの間で切替える。外部コ
ントローラは、加算器へ−１を印加する（これによって
ＲＡＭのデータ入力がＯになる）ことによって任意のＲ
ＡＭアドレスの記憶計数をリセットすることができる。
第２マルチプレクサによって、加算器へのデータ入力を
、ラッチの出力と一１データとの間で切替える。外部コ
ントローラは、加算器へ−１を印加する（これによって
ＲＡＭのデータ入力がＯになる）ことによって任意のＲ
ＡＭアドレスの記憶計数をリセットすることができる。
この０データがコントローラで指定されたＲＡＭのアド
レス位置に書込まれると、計数値のリセットが完了する
。
レス位置に書込まれると、計数値のリセットが完了する
。
第１図は、バス上に現われるアドレスのような一義的な
２進イベント数値（イベント番号）で特徴づけられるイ
ベント発生を計数する本発明のイベントカウンタ（１０
）のブロック図である。バス（１２）上のイベント番号
は第１マルチプレクサ（１４）の一方の入力端に入力さ
れる。マルチプレクサ（１４）の出力端は、バス（１５
）を介してＲＡＭ（１６）のアドレス端子に接続される
。ＲＡＭ（１６）は、各イベントのイベント計数値をそ
のイベント番号に対応するアドレス位置に別々に記憶す
る。
２進イベント数値（イベント番号）で特徴づけられるイ
ベント発生を計数する本発明のイベントカウンタ（１０
）のブロック図である。バス（１２）上のイベント番号
は第１マルチプレクサ（１４）の一方の入力端に入力さ
れる。マルチプレクサ（１４）の出力端は、バス（１５
）を介してＲＡＭ（１６）のアドレス端子に接続される
。ＲＡＭ（１６）は、各イベントのイベント計数値をそ
のイベント番号に対応するアドレス位置に別々に記憶す
る。
読出動作時にＲＡＭ（１６）がアドレス指定されると、
そのアドレス位置に記憶されているイベント計数値デー
タが、ラッチ（２０）のデータ入力端に接続されたデー
タ出力バス（１８）上に現われる。
そのアドレス位置に記憶されているイベント計数値デー
タが、ラッチ（２０）のデータ入力端に接続されたデー
タ出力バス（１８）上に現われる。
ラッチ（２０）にクロック入力端にパルスが印加される
と、入力端のデータは、第２マルチプレクサ（２４）の
一方の入力端に接続されたラッチ出力データバス（２２
）上に現われる。第２マルチプレクサ（２４）の出力は
データバス（２６）を介して加算器（２８）の一方の入
力端に入力される。加算器（２８）の他方の入力端には
２進数１が入力される。
と、入力端のデータは、第２マルチプレクサ（２４）の
一方の入力端に接続されたラッチ出力データバス（２２
）上に現われる。第２マルチプレクサ（２４）の出力は
データバス（２６）を介して加算器（２８）の一方の入
力端に入力される。加算器（２８）の他方の入力端には
２進数１が入力される。
したがって加算器（２８）は、マルチプレクサ（２４）
からの入力データと２進数１とを加算してその結果をデ
ータバス（３０）上に出力する。この加算結果はＲＡＭ
（１６）のデータ入力端へ印加される。
からの入力データと２進数１とを加算してその結果をデ
ータバス（３０）上に出力する。この加算結果はＲＡＭ
（１６）のデータ入力端へ印加される。
計数動作時、マルチプレクサ（１４）は、バス（１２）
上のイベント番号がＲＡＭ（１６）のアドレスとなるよ
うな状態に切替えられる。ＲＡＭ（１６）は、ライト制
御入力が能動化された場合以外、通常続出モードになっ
ている。ライト制御入力は初め能動化されていないので
、バス（１２）上のイベント番号に対応するアドレス位
置に記憶されきいるイベント計数値データがデータ出力
バス（１８）上に現われる。そこで、ラッチ（２０）の
クロック入力端がクロック駆動されるとイベント計数値
データがラッチ（２０）を通過し、出力バス（２２）を
介してマルチプレクサ（２４）へ達する。マルチプレク
サ（２４）は、通常、バス （２２）上のイベント計数
値データが通過する状態になっており、イベント計数値
データはバス（２６）を介して加算器に入り、ここで１
だけインクリメントされてデータ大力バス（３０）を介
してＲＡＭ（１６）のデータ入力端に達する。そこで、
ＲＡＭ（１６）のライト制御入力端が駆動され、バス（
３０）上のイ・ンクリメント後のイベント計数値データ
が、現在のイベント番号アドレス位置に書込まれ、前の
値にとって代わる。
上のイベント番号がＲＡＭ（１６）のアドレスとなるよ
うな状態に切替えられる。ＲＡＭ（１６）は、ライト制
御入力が能動化された場合以外、通常続出モードになっ
ている。ライト制御入力は初め能動化されていないので
、バス（１２）上のイベント番号に対応するアドレス位
置に記憶されきいるイベント計数値データがデータ出力
バス（１８）上に現われる。そこで、ラッチ（２０）の
クロック入力端がクロック駆動されるとイベント計数値
データがラッチ（２０）を通過し、出力バス（２２）を
介してマルチプレクサ（２４）へ達する。マルチプレク
サ（２４）は、通常、バス （２２）上のイベント計数
値データが通過する状態になっており、イベント計数値
データはバス（２６）を介して加算器に入り、ここで１
だけインクリメントされてデータ大力バス（３０）を介
してＲＡＭ（１６）のデータ入力端に達する。そこで、
ＲＡＭ（１６）のライト制御入力端が駆動され、バス（
３０）上のイ・ンクリメント後のイベント計数値データ
が、現在のイベント番号アドレス位置に書込まれ、前の
値にとって代わる。
このように、入力バス（１２）上にイベント番号が現わ
れる度に、そのイベント番号で決まるＲＡＭ（１６）の
アドレス位置に記憶されているデータが１だけ増加する
。したがって、この記憶データは、そのイベント番号に
対応するイベントの現在のイベント計数値を表わす。計
数される異なるイベント番号の個数はＲＡＭ（１６）の
記憶位置の数によってのみ制限され、各イベントの最大
計数値は各記憶位置に記憶し得るデータビット数によっ
てのみ制限される。
れる度に、そのイベント番号で決まるＲＡＭ（１６）の
アドレス位置に記憶されているデータが１だけ増加する
。したがって、この記憶データは、そのイベント番号に
対応するイベントの現在のイベント計数値を表わす。計
数される異なるイベント番号の個数はＲＡＭ（１６）の
記憶位置の数によってのみ制限され、各イベントの最大
計数値は各記憶位置に記憶し得るデータビット数によっ
てのみ制限される。
ＲＡＭ（１６）の任意のアドレスに記憶された計数値デ
ータは外部コントローラで読出せる。外部コントローラ
からのバス（３２）は第１マルチプレクサ（１４）の他
方の入力端に接続される一方、外部コントローラからの
り−ド／カウント線（３４）は第１マルチプレクサ（１
４）の選択（Ｓ Ｅ Ｌ）入力端に接続されこのマルチ
プレクサの切替状態を制御する。外部コントローラがデ
ータを続出そうとするとき、リード／カウント制御線（
３４）が能動化され、マルチプレクサ（１４）は外部コ
ントローラからのバス（３２）上のアドレスデータをＲ
ＡＭ（１６）のアドレス入力端に供給する。ＲＡＭ（１
６）の記憶データはデータ出力バス上に現われ外部コン
トローラへ搬送される。尚、この動作中、ＲＡＭ（１６
）へのライト制御入力は能動化されず、ＲＡＭデータ入
力バス（３０）上のどのようなデータもＲＡＭ（１６）
に書込まれることはない。
ータは外部コントローラで読出せる。外部コントローラ
からのバス（３２）は第１マルチプレクサ（１４）の他
方の入力端に接続される一方、外部コントローラからの
り−ド／カウント線（３４）は第１マルチプレクサ（１
４）の選択（Ｓ Ｅ Ｌ）入力端に接続されこのマルチ
プレクサの切替状態を制御する。外部コントローラがデ
ータを続出そうとするとき、リード／カウント制御線（
３４）が能動化され、マルチプレクサ（１４）は外部コ
ントローラからのバス（３２）上のアドレスデータをＲ
ＡＭ（１６）のアドレス入力端に供給する。ＲＡＭ（１
６）の記憶データはデータ出力バス上に現われ外部コン
トローラへ搬送される。尚、この動作中、ＲＡＭ（１６
）へのライト制御入力は能動化されず、ＲＡＭデータ入
力バス（３０）上のどのようなデータもＲＡＭ（１６）
に書込まれることはない。
ＲＡＭ（１６）の任意のアドレス位置に記憶されている
計数値データは外部コントローラによって初期化（０に
する）することができる。そのためには、初期化される
べきデータのアドレスをバス（３２）に載せ、第１マル
チプレクサ（１４）のＳＥＬ入力端へつながる信号線（
３４）上のリード／カウント制御入力信号を能動化して
、バス（３２）上のアドレスを、マルチプレクサ（１４
）を介してＲＡＭ（１６）のアドレス入力端に与える。
計数値データは外部コントローラによって初期化（０に
する）することができる。そのためには、初期化される
べきデータのアドレスをバス（３２）に載せ、第１マル
チプレクサ（１４）のＳＥＬ入力端へつながる信号線（
３４）上のリード／カウント制御入力信号を能動化して
、バス（３２）上のアドレスを、マルチプレクサ（１４
）を介してＲＡＭ（１６）のアドレス入力端に与える。
更に、外部コントローラからのクリア制御信号線（３５
）により第２マルチプレクサク２４）の切替状態を制御
すると共にダイオード（４２）を介してＲＡＭ（１６）
のライト制御入力を能動化する。マルチプレクサ（２４
）の第２入力端には−１が印加され、クリア信号が能動
化されたときマルチプレクサ（２４）はバス（２６）を
介してＲＡＭ（１６）のデータ出力ではなく、−１を加
算器（２８）へ送る。加算器（２８）は−１人力を＋１
人力と加算してＲＡＭ（１６）のデータ入力バス（３０
）上に０出力を発生し、その後、クリア信号が非能動化
されたときＲＡＭ（１６）の現在のイベント番号アドレ
ス位置に０が書込まれてそのイベント番号の計数値が初
期化される。
）により第２マルチプレクサク２４）の切替状態を制御
すると共にダイオード（４２）を介してＲＡＭ（１６）
のライト制御入力を能動化する。マルチプレクサ（２４
）の第２入力端には−１が印加され、クリア信号が能動
化されたときマルチプレクサ（２４）はバス（２６）を
介してＲＡＭ（１６）のデータ出力ではなく、−１を加
算器（２８）へ送る。加算器（２８）は−１人力を＋１
人力と加算してＲＡＭ（１６）のデータ入力バス（３０
）上に０出力を発生し、その後、クリア信号が非能動化
されたときＲＡＭ（１６）の現在のイベント番号アドレ
ス位置に０が書込まれてそのイベント番号の計数値が初
期化される。
バッファ（３６）は、ラストイン・ファーストアウトま
たはファーストイン・ファーストアウト型のバッファで
あり、加算器（２８）がオーバーフローしたとき、即ち
、計数の結果、加算器の出力が最大値からＯへ変化した
ときそのイベント番号を記憶しておくものである。加算
器（２８）は、オーバーフローが生じたときオーバーフ
ロー出力線（２９）を能動化する。このオーバーフロー
出力線（２９）はバッファ（３６）のブツシュ入力端に
接続される。イベント番号を載せたＲＡＭ（１６）のデ
ータ入力バス（１５）はバッファ（３６）のデータ入力
端にも接続される。加算器（２８）のオーツセーフロー
出力線（２９）の出力によってブツシュ人力が能動化さ
れると、バッファ（３６）のクロック入力端にパルスが
印加されたときバッファ（３６）はバス（１５）上の現
在のイベント番号を記憶する。バッファ （３６）の１
ビツトＮＥ（ノントエンプティ）出力信号は、バッファ
（３６）が１個以上のイベント番号を記憶しているとき
に出力され、外部コントローラへ送られる。このとき、
外部コントローラは、バッファ（３６）のポツプ入力を
能動化してバッファ（３６）内のイベント番号を続出す
ことができ、読出されたデータは外部コントロ・−ラへ
つながるバッファデータ出力バス（３８）上に現われる
。バッファ （３６）は、外部コントローラに対して計
数プリスケーラとして働き、イベントカウンタ（１０）
の連続計数動作を可能にする。あるイベ １ン
ト番号の計数値が加算器（３８）の上限に達する度に、
ＲＡＭ（１６）内の計数値は０にリセットされ、そのイ
ベント番号が、後に外部コントローラに読出されるまで
の間バッファ（３６）に記憶される。外部コントローラ
は、このイベント番号を読出すと、そのイベントが固定
回数計数されたことを認識する。計数処理が終了したと
き、コントローラはＲＡＭ（１６）内に記憶されている
残りの計数値を読出して任意のイベント番号の最終計数
結果を更新した後、その計数値をリセットすることがで
きる。
たはファーストイン・ファーストアウト型のバッファで
あり、加算器（２８）がオーバーフローしたとき、即ち
、計数の結果、加算器の出力が最大値からＯへ変化した
ときそのイベント番号を記憶しておくものである。加算
器（２８）は、オーバーフローが生じたときオーバーフ
ロー出力線（２９）を能動化する。このオーバーフロー
出力線（２９）はバッファ（３６）のブツシュ入力端に
接続される。イベント番号を載せたＲＡＭ（１６）のデ
ータ入力バス（１５）はバッファ（３６）のデータ入力
端にも接続される。加算器（２８）のオーツセーフロー
出力線（２９）の出力によってブツシュ人力が能動化さ
れると、バッファ（３６）のクロック入力端にパルスが
印加されたときバッファ（３６）はバス（１５）上の現
在のイベント番号を記憶する。バッファ （３６）の１
ビツトＮＥ（ノントエンプティ）出力信号は、バッファ
（３６）が１個以上のイベント番号を記憶しているとき
に出力され、外部コントローラへ送られる。このとき、
外部コントローラは、バッファ（３６）のポツプ入力を
能動化してバッファ（３６）内のイベント番号を続出す
ことができ、読出されたデータは外部コントロ・−ラへ
つながるバッファデータ出力バス（３８）上に現われる
。バッファ （３６）は、外部コントローラに対して計
数プリスケーラとして働き、イベントカウンタ（１０）
の連続計数動作を可能にする。あるイベ １ン
ト番号の計数値が加算器（３８）の上限に達する度に、
ＲＡＭ（１６）内の計数値は０にリセットされ、そのイ
ベント番号が、後に外部コントローラに読出されるまで
の間バッファ（３６）に記憶される。外部コントローラ
は、このイベント番号を読出すと、そのイベントが固定
回数計数されたことを認識する。計数処理が終了したと
き、コントローラはＲＡＭ（１６）内に記憶されている
残りの計数値を読出して任意のイベント番号の最終計数
結果を更新した後、その計数値をリセットすることがで
きる。
計数シーケンサ（４０）は、ラッチ（２０）及びバッフ
ァ（３６）のクロック駆動、更に計数動作中のＲＡＭ（
１６）のライト制御入力の能動化のタイミングを司るも
のである。シーケンサ（４０）の１出力線（４６）はラ
ッチ（２０）のクロック入力端に接続され、他の出力線
（４日）は、バッファ（３６）のクロック入力端へ接続
されると共にダイオード（４４）を介してＲＡＭ（１６
）のライト制御入力端に接続される。ダイオード（４２
）及び（４４）は、クリア制御線をシーケンサ（４０）
のライト制御出力から分離させるために設けられている
。
ァ（３６）のクロック駆動、更に計数動作中のＲＡＭ（
１６）のライト制御入力の能動化のタイミングを司るも
のである。シーケンサ（４０）の１出力線（４６）はラ
ッチ（２０）のクロック入力端に接続され、他の出力線
（４日）は、バッファ（３６）のクロック入力端へ接続
されると共にダイオード（４４）を介してＲＡＭ（１６
）のライト制御入力端に接続される。ダイオード（４２
）及び（４４）は、クリア制御線をシーケンサ（４０）
のライト制御出力から分離させるために設けられている
。
−バス（１２）上に現われるイベントが有効であり且つ
そのイベントの計数準備ができているとき、被テストデ
バイスからカウントパルスがシーケンサ（４０）の入力
端に入力される０例えば、このカウントパルスとして、
計数するイベント番号がマイクロプロセッサのアドレス
バス上に現われるアドレスであれば、そのマイクロプロ
セッサのり−ド／ライト制御線の信号を用いることがで
きる。シーケンサ（４０）は、カウントパルスを受ける
と、ＲＡＭ（１６）がラッチ（２０）に対して出力バス
（１８）上に計数値データを出力するに充分な時間待機
した後、出力線（４６）を能動化する。これによりラッ
チ（２０）は計数値データを加算器（２８）へ通過させ
る。シーケンサ（４０）は、更に加算器（２８）がイン
クリメントされたデータをＲＡＭ（１６）に送るに充分
な時間待機した後、出力線（４８）上にパルスを出力し
、ＲＡＭ（１６）の現在アドレス位置に新たなデータを
書込む。同時に、出力１１（４Ｂ）上のパルスはバッフ
ァ（３６）のクロツク入力端にも印加され、針数の結果
加算器（２８）がオーバーフローしてブツシュ信号を発
生した場合、バス（１５）上のその時点のイベント番号
がバッファ（３６）に記憶されるようになっている。
そのイベントの計数準備ができているとき、被テストデ
バイスからカウントパルスがシーケンサ（４０）の入力
端に入力される０例えば、このカウントパルスとして、
計数するイベント番号がマイクロプロセッサのアドレス
バス上に現われるアドレスであれば、そのマイクロプロ
セッサのり−ド／ライト制御線の信号を用いることがで
きる。シーケンサ（４０）は、カウントパルスを受ける
と、ＲＡＭ（１６）がラッチ（２０）に対して出力バス
（１８）上に計数値データを出力するに充分な時間待機
した後、出力線（４６）を能動化する。これによりラッ
チ（２０）は計数値データを加算器（２８）へ通過させ
る。シーケンサ（４０）は、更に加算器（２８）がイン
クリメントされたデータをＲＡＭ（１６）に送るに充分
な時間待機した後、出力線（４８）上にパルスを出力し
、ＲＡＭ（１６）の現在アドレス位置に新たなデータを
書込む。同時に、出力１１（４Ｂ）上のパルスはバッフ
ァ（３６）のクロツク入力端にも印加され、針数の結果
加算器（２８）がオーバーフローしてブツシュ信号を発
生した場合、バス（１５）上のその時点のイベント番号
がバッファ（３６）に記憶されるようになっている。
シーケンサ（４０）の具体例は、第２図のブロック図に
示すように２段の遅延線（５０）から成るものである。
示すように２段の遅延線（５０）から成るものである。
カウントパルスはこの遅延線の一端に印加される。出力
線（４６）は遅延線の第１段の後から引き出され、出力
線（４８）は第２段（５４）の後から引き出される。第
１段のカウントパルスの遅延量は少なくともＲＡＭ（１
６）のアクセスタイムと同じ大きさであり、第２段のカ
ウントパルスの遅延量は少なくとも加算器（２８）の動
作時間と同じ大きさである。
線（４６）は遅延線の第１段の後から引き出され、出力
線（４８）は第２段（５４）の後から引き出される。第
１段のカウントパルスの遅延量は少なくともＲＡＭ（１
６）のアクセスタイムと同じ大きさであり、第２段のカ
ウントパルスの遅延量は少なくとも加算器（２８）の動
作時間と同じ大きさである。
以上、本発明の好適実施例について説明したが、本発明
の要旨を通説することなく種々の変形・変更を行ない得
ることは当業者には明らかであろう。
の要旨を通説することなく種々の変形・変更を行ない得
ることは当業者には明らかであろう。
［発明の効果〕
本発明のイベントカウンタによれば、夫々一義的なイベ
ント番号で特徴づけられる複数のイベントを同時に計数
することができる。また、バッファ（３６）を設けるこ
とにより外部コントローラに対してイベント計数プリス
ケーラとして連続的な動作をすることができる。即ち、
加算器の処理ｅット数及びＲＡＭの容量を増加させるこ
となく連続的に大数値の計数が行なえる。
ント番号で特徴づけられる複数のイベントを同時に計数
することができる。また、バッファ（３６）を設けるこ
とにより外部コントローラに対してイベント計数プリス
ケーラとして連続的な動作をすることができる。即ち、
加算器の処理ｅット数及びＲＡＭの容量を増加させるこ
となく連続的に大数値の計数が行なえる。
第１図は、本発明によるイベントカウンタの一実施例の
ブロック図、第２図は第１図のシーケンサ（４０）の具
体例を示すブロックである。 図中、（１６）はＲＡＭ、（２Ｂ）はインクリメント手
段（加算器）を示す。
ブロック図、第２図は第１図のシーケンサ（４０）の具
体例を示すブロックである。 図中、（１６）はＲＡＭ、（２Ｂ）はインクリメント手
段（加算器）を示す。
Claims (1)
- 複数の異なるイベントに対し、各イベントに一義的に対
応したイベント番号で決まるアドレス位置に上記各イベ
ントの計数値を記憶するランダムアクセスメモリと、上
記各イベントの発生毎にそのイベント番号で決まる上記
メモリのアドレス位置の記憶データを読出してインクリ
メントするインクリメント手段とを具え、このインクリ
メント手段の出力を元のアドレス位置に再記憶させるよ
うにしたことを特徴とするイベントカウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/744,581 US4849924A (en) | 1985-06-13 | 1985-06-13 | Event counting prescaler |
| US744581 | 1985-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61286940A true JPS61286940A (ja) | 1986-12-17 |
Family
ID=24993235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134732A Pending JPS61286940A (ja) | 1985-06-13 | 1986-06-10 | イベントカウンタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4849924A (ja) |
| EP (1) | EP0205122A3 (ja) |
| JP (1) | JPS61286940A (ja) |
| CA (1) | CA1258715A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831055B2 (ja) * | 1988-04-25 | 1996-03-27 | 日本電気株式会社 | データ処理装置 |
| CA2013735A1 (en) * | 1989-04-27 | 1990-10-27 | Richard Lee Sites | Method and apparatus for relating diagnostic information to specific computer instructions |
| US5233545A (en) * | 1989-09-19 | 1993-08-03 | Hewlett-Packard Company | Time interval triggering and hardware histogram generation |
| US4979177A (en) * | 1989-10-26 | 1990-12-18 | Tektronix, Inc. | Enhanced counter/timer resolution in a logic analyzer |
| EP0990993A1 (en) * | 1998-07-28 | 2000-04-05 | Bull S.A. | Event counter |
| JP6347055B2 (ja) * | 2014-03-28 | 2018-06-27 | パナソニックＩｐマネジメント株式会社 | 不揮発性メモリ装置 |
| US10691511B2 (en) * | 2018-09-19 | 2020-06-23 | Arm Limited | Counting events from multiple sources |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163697A (en) * | 1979-06-05 | 1980-12-19 | Mitsubishi Electric Corp | Memory device |
| JPS6014358A (ja) * | 1983-07-04 | 1985-01-24 | Nec Corp | 情報収集装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1538083A (fr) * | 1966-09-28 | 1968-08-30 | Ibm | Dispositif arithmétique |
| US3564227A (en) * | 1967-12-14 | 1971-02-16 | Potter Instrument Co Inc | Computer and accumulator therefor incorporating push down register |
| US3538318A (en) * | 1968-08-21 | 1970-11-03 | Hughes Aircraft Co | Wear weighting function generator for the determination of the proper aiming of a gun |
| US3697695A (en) * | 1970-12-09 | 1972-10-10 | Uwe A Pommerening | Call metering for telephone exchange |
| US3771144A (en) * | 1972-07-24 | 1973-11-06 | Ibm | Clock for computer performance measurements |
| JPS525565A (en) * | 1975-07-02 | 1977-01-17 | Toshiba Corp | Electric clock circuit |
| US4016545A (en) * | 1975-07-31 | 1977-04-05 | Harris Corporation | Plural memory controller apparatus |
| US4445414A (en) * | 1982-02-24 | 1984-05-01 | Apple Computer, Inc. | Digital, simultaneous, discrete frequency generator |
-
1985
- 1985-06-13 US US06/744,581 patent/US4849924A/en not_active Expired - Fee Related
-
1986
- 1986-06-06 EP EP86107717A patent/EP0205122A3/en not_active Withdrawn
- 1986-06-10 JP JP61134732A patent/JPS61286940A/ja active Pending
- 1986-06-11 CA CA000511322A patent/CA1258715A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163697A (en) * | 1979-06-05 | 1980-12-19 | Mitsubishi Electric Corp | Memory device |
| JPS6014358A (ja) * | 1983-07-04 | 1985-01-24 | Nec Corp | 情報収集装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1258715A (en) | 1989-08-22 |
| US4849924A (en) | 1989-07-18 |
| EP0205122A2 (en) | 1986-12-17 |
| EP0205122A3 (en) | 1989-04-05 |
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