JP2000113182A - 画像処理装置 - Google Patents
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- JP2000113182A JP2000113182A JP10279113A JP27911398A JP2000113182A JP 2000113182 A JP2000113182 A JP 2000113182A JP 10279113 A JP10279113 A JP 10279113A JP 27911398 A JP27911398 A JP 27911398A JP 2000113182 A JP2000113182 A JP 2000113182A
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Abstract
(57)【要約】
【課題】 容量の大きい4個のFIFOを用いないと、
ワイプ/ディゾルブなどの画面効果を実現できず、回路
規模が大きくなって1チップ化し難くなる。 【解決手段】 前記メモリ制御回路1は高速メモリ2か
ら2画面のデータを高速に読み出して2個のFIFO3
1、32に書き込む。この際、これら2個のFIFOの
各々に書き込まれたデータがその容量の半分に達する
と、前記データの書き込みを中止する。一方、画面効果
回路4は2個のFIFOから標準速度で2画面のデータ
を常時読み出してワイプ/ディゾルブなどの画面効果を
施す。前記メモリ制御回路は2個のFIFOに書き込ま
れたデータがその容量の半分より少なくなると、高速メ
モリから2画面のデータを高速に読み出してこれら2個
のFIFOに書き込む。これを繰り返すことにより2個
の容量の小さいFIFOを用いて回路規模を小さくして
も、データのオーバーフロー及びアンダーフロー無し
で、画面効果を実現できる。
ワイプ/ディゾルブなどの画面効果を実現できず、回路
規模が大きくなって1チップ化し難くなる。 【解決手段】 前記メモリ制御回路1は高速メモリ2か
ら2画面のデータを高速に読み出して2個のFIFO3
1、32に書き込む。この際、これら2個のFIFOの
各々に書き込まれたデータがその容量の半分に達する
と、前記データの書き込みを中止する。一方、画面効果
回路4は2個のFIFOから標準速度で2画面のデータ
を常時読み出してワイプ/ディゾルブなどの画面効果を
施す。前記メモリ制御回路は2個のFIFOに書き込ま
れたデータがその容量の半分より少なくなると、高速メ
モリから2画面のデータを高速に読み出してこれら2個
のFIFOに書き込む。これを繰り返すことにより2個
の容量の小さいFIFOを用いて回路規模を小さくして
も、データのオーバーフロー及びアンダーフロー無し
で、画面効果を実現できる。
Description
【0001】
【発明の属する技術分野】本発明は、コンピュータ用グ
ラフィック装置やHDTV(高品位テレビジョン)を応
用した静止画システムなどに好適で、ワイプ/ディゾル
ブ等の画面効果機能を有する画像処理装置に関する。
ラフィック装置やHDTV(高品位テレビジョン)を応
用した静止画システムなどに好適で、ワイプ/ディゾル
ブ等の画面効果機能を有する画像処理装置に関する。
【0002】
【従来の技術】コンピュータのグラフィック装置などに
搭載される従来の画像処理装置では、SDRAMやRD
RAMなどの高速メモリを搭載した装置が実用化され始
めている。このような画像処理装置は図6に示すような
構成を有し、ワイプ/ディゾルブなどの画面効果を実施
することができる。
搭載される従来の画像処理装置では、SDRAMやRD
RAMなどの高速メモリを搭載した装置が実用化され始
めている。このような画像処理装置は図6に示すような
構成を有し、ワイプ/ディゾルブなどの画面効果を実施
することができる。
【0003】以下に図6に示した従来の画像処理装置に
よって画面効果を実現するための処理手順について述べ
る。まず、メモリ制御回路1は、通常、高速メモリ2か
ら読み出した1ライン全ての画像データをFIFO31
〜34に書き込む。しかし、ワイプ/ディゾルブなどを
行うために、2画面のデータが必要な場合には、図7に
示すように、FIFO31、32にそれぞれ画像データ
を書き込む。
よって画面効果を実現するための処理手順について述べ
る。まず、メモリ制御回路1は、通常、高速メモリ2か
ら読み出した1ライン全ての画像データをFIFO31
〜34に書き込む。しかし、ワイプ/ディゾルブなどを
行うために、2画面のデータが必要な場合には、図7に
示すように、FIFO31、32にそれぞれ画像データ
を書き込む。
【0004】画面効果回路4は画面表示期間になると、
図8に示すようにFIFO31、32に蓄えられた画像
データを読み出し、ワイプ/ディゾルブなどの画像処理
を実行し、得られたデータをD/A変換回路5に出力す
る。D/A変換回路5はワイプ/ディゾルブなどが施さ
れた入力データをアナログテータに変換して、図示され
ないモニターに出力する。その時、メモリ制御回路1
は、高速メモリ2から読み出した画像データをFIFO
33、34に書き込む。
図8に示すようにFIFO31、32に蓄えられた画像
データを読み出し、ワイプ/ディゾルブなどの画像処理
を実行し、得られたデータをD/A変換回路5に出力す
る。D/A変換回路5はワイプ/ディゾルブなどが施さ
れた入力データをアナログテータに変換して、図示され
ないモニターに出力する。その時、メモリ制御回路1
は、高速メモリ2から読み出した画像データをFIFO
33、34に書き込む。
【0005】画面効果回路4は次の画面表示期間になる
と、図9に示すように、FIFO33、34に蓄えられ
た画像データを読み出し、ワイプ/ディゾルブなどの画
面効果を実行し、得られたデータをD/A変換回路5に
出力する。D/A変換回路5はワイプ/ディゾルブなど
が施された入力データをアナログテータに変換して、図
示されないモニターに出力する。その時、メモリ制御回
路1は、高速メモリ2から読み出した画像データを、F
IFO31、32に書き込む。
と、図9に示すように、FIFO33、34に蓄えられ
た画像データを読み出し、ワイプ/ディゾルブなどの画
面効果を実行し、得られたデータをD/A変換回路5に
出力する。D/A変換回路5はワイプ/ディゾルブなど
が施された入力データをアナログテータに変換して、図
示されないモニターに出力する。その時、メモリ制御回
路1は、高速メモリ2から読み出した画像データを、F
IFO31、32に書き込む。
【0006】上記処理を繰返すことにより、ワイプ/デ
ィゾルブなどの画面効果が施された画像が図示されない
ディスプレイに途切れるなく表示される。中央処理装置
6はワイプ/ディゾルブのいずれの画面効果を出すか、
画面効果処理から通常の処理への切り替え等の、装置全
体の制御を行う。
ィゾルブなどの画面効果が施された画像が図示されない
ディスプレイに途切れるなく表示される。中央処理装置
6はワイプ/ディゾルブのいずれの画面効果を出すか、
画面効果処理から通常の処理への切り替え等の、装置全
体の制御を行う。
【0007】
【発明が解決しようとする課題】上記のように従来の画
像処理装置によりワイプ/ディゾルブなどの画面効果を
出そうとすると、それぞれ1ラインの容量を持つFIF
O31〜34が4個必要となり、回路規模が大きくなっ
て、回路を1チップに集積しにくくなるという問題があ
ると共に、装置が高価になってしまうという問題があっ
た。
像処理装置によりワイプ/ディゾルブなどの画面効果を
出そうとすると、それぞれ1ラインの容量を持つFIF
O31〜34が4個必要となり、回路規模が大きくなっ
て、回路を1チップに集積しにくくなるという問題があ
ると共に、装置が高価になってしまうという問題があっ
た。
【0008】そこで、本発明は上記のような課題を解決
するためになされたものであり、小容量のFIFOを用
いて回路規模を小さくしても、従来と同様のワイプ/デ
ィゾルブなどの画面効果を実現でき、且つ回路を1チッ
プ化し易い安価な画像処理装置を提供することを目的と
するものである。
するためになされたものであり、小容量のFIFOを用
いて回路規模を小さくしても、従来と同様のワイプ/デ
ィゾルブなどの画面効果を実現でき、且つ回路を1チッ
プ化し易い安価な画像処理装置を提供することを目的と
するものである。
【0009】
【課題を解決するための手段】第1の発明の特徴は、メ
モリ内の2種類のデータをFIFOに一旦保存し、この
FIFO内の2種類のデータを読み出して画面効果を施
す画像処理装置において、それぞれが2Nワード以上の
容量を持つ第1、第2のFIFOと、前記第1、第2の
FIFOに保持されているデータが各FIFOの容量の
所定量に達したか否かを判定する判定手段と、この判定
手段により前記第1又は第2のFIFOに書き込まれた
データ量がその容量の所定量に達したと判定されると、
前記メモリからNワードのデータを高速に読み出して、
前記第1又は第2のFIFOに書き込む動作を停止し、
前記判定手段により前記第1又は第2のFIFOに書き
込まれたデータ量がその容量の所定量未満であると判定
されると、前記メモリからNワードのデータを高速に読
み出して、前記第1又は第2のFIFOに書き込む動作
を行うメモリ制御回路とを備えたことにある。
モリ内の2種類のデータをFIFOに一旦保存し、この
FIFO内の2種類のデータを読み出して画面効果を施
す画像処理装置において、それぞれが2Nワード以上の
容量を持つ第1、第2のFIFOと、前記第1、第2の
FIFOに保持されているデータが各FIFOの容量の
所定量に達したか否かを判定する判定手段と、この判定
手段により前記第1又は第2のFIFOに書き込まれた
データ量がその容量の所定量に達したと判定されると、
前記メモリからNワードのデータを高速に読み出して、
前記第1又は第2のFIFOに書き込む動作を停止し、
前記判定手段により前記第1又は第2のFIFOに書き
込まれたデータ量がその容量の所定量未満であると判定
されると、前記メモリからNワードのデータを高速に読
み出して、前記第1又は第2のFIFOに書き込む動作
を行うメモリ制御回路とを備えたことにある。
【0010】この第1の発明によれば、例えば、前記メ
モリとしてRDRAMを用いれば、このメモリから6
2.5〜100MHzの高速で2種類のデータを読み出
して、前記第1、第2のFIFOに書き込むことができ
る。一方、前記第1、第2のFIFOに書き込まれた2
種類のデータはHDTVの場合には18.5MHzの速
度で連続的に読み出されて画面効果が施される。このま
まで、前記第1、第2のFIFOがオーバーフローして
しまうため、前記第1、第2のFIFOに保持されてい
るデータが各FIFOの容量の半分に達すると、これら
FIFOにデータを高速で書き込むことを中止する。そ
の後、前記第1、第2のFIFOのデータが減って、保
持されているデータが各FIFOの容量の半分未満にな
ると、再度、これらFIFOにデータを高速書き込みす
る。これを繰り返すことにより、前記第1、第2のFI
FOがオーバーフローせず、且つアンダーフローするこ
となく、前記第1、第2のFIFOにデータを高速書込
みすることができる。従って、各64ワードの小容量の
2個の第1、第2のFIFOを用いても、従来と同様の
画面効果を施すことができる。 第2の発明の特徴の前
記メモリ制御回路は、前記各FIFOをN/2ワードの
容量のバンクに分割した際に、データのリード回路及び
ライト回路がいずれのバンクにアクセスしているかによ
り、前記第1又は第2のFIFOに書き込まれたデータ
量がその容量の半分に達したか否かを判定する。
モリとしてRDRAMを用いれば、このメモリから6
2.5〜100MHzの高速で2種類のデータを読み出
して、前記第1、第2のFIFOに書き込むことができ
る。一方、前記第1、第2のFIFOに書き込まれた2
種類のデータはHDTVの場合には18.5MHzの速
度で連続的に読み出されて画面効果が施される。このま
まで、前記第1、第2のFIFOがオーバーフローして
しまうため、前記第1、第2のFIFOに保持されてい
るデータが各FIFOの容量の半分に達すると、これら
FIFOにデータを高速で書き込むことを中止する。そ
の後、前記第1、第2のFIFOのデータが減って、保
持されているデータが各FIFOの容量の半分未満にな
ると、再度、これらFIFOにデータを高速書き込みす
る。これを繰り返すことにより、前記第1、第2のFI
FOがオーバーフローせず、且つアンダーフローするこ
となく、前記第1、第2のFIFOにデータを高速書込
みすることができる。従って、各64ワードの小容量の
2個の第1、第2のFIFOを用いても、従来と同様の
画面効果を施すことができる。 第2の発明の特徴の前
記メモリ制御回路は、前記各FIFOをN/2ワードの
容量のバンクに分割した際に、データのリード回路及び
ライト回路がいずれのバンクにアクセスしているかによ
り、前記第1又は第2のFIFOに書き込まれたデータ
量がその容量の半分に達したか否かを判定する。
【0011】この第2の発明によれば、各FIFOが6
4ワードの容量を持っている場合、各FIFOは16ワ
ードの容量の4個のバンクに分割される。これら4個の
バンクを第1〜第4のバンクに分割し、第1〜第4のバ
ンクの順番でデータが読み書きされるとする。この場
合、第1のバンクにリード回路がアクセスしてデータを
読み出している時に、ライト回路が第1又は第2のバン
クにアクセスしてデータを書き込んでいる時は、このF
IFOにはその容量の半分未満のデータしか書き込まれ
ていないと判定される。しかし、第1のバンクにリード
回路がアクセスしている時に、ライト回路が第3又は第
4のバンクにアクセスしてデータを書き込んでいる時
は、このFIFOに書き込まれたデータはその容量の半
分に達していると判定される。
4ワードの容量を持っている場合、各FIFOは16ワ
ードの容量の4個のバンクに分割される。これら4個の
バンクを第1〜第4のバンクに分割し、第1〜第4のバ
ンクの順番でデータが読み書きされるとする。この場
合、第1のバンクにリード回路がアクセスしてデータを
読み出している時に、ライト回路が第1又は第2のバン
クにアクセスしてデータを書き込んでいる時は、このF
IFOにはその容量の半分未満のデータしか書き込まれ
ていないと判定される。しかし、第1のバンクにリード
回路がアクセスしている時に、ライト回路が第3又は第
4のバンクにアクセスしてデータを書き込んでいる時
は、このFIFOに書き込まれたデータはその容量の半
分に達していると判定される。
【0012】第3の発明の特徴は、前記Nは32で、前
記第1又は第2のFIFOは各々64ワードの容量を持
ち、前記メモリ制御回路は前記メモリから32ワードず
つデータを読み出して、前記第1又は第2のFIFOに
書き込むことにある。
記第1又は第2のFIFOは各々64ワードの容量を持
ち、前記メモリ制御回路は前記メモリから32ワードず
つデータを読み出して、前記第1又は第2のFIFOに
書き込むことにある。
【0013】第4の発明の特徴は、前記第1又は第2の
FIFOから18.5MHzの速度でデータを読み出し
て画面効果処理を施す時、前記メモリ制御装置は前記メ
モリから62.5MHZの速度でデータを読み出して前
記第1又は第2のFIFOに書き込むことにある。
FIFOから18.5MHzの速度でデータを読み出し
て画面効果処理を施す時、前記メモリ制御装置は前記メ
モリから62.5MHZの速度でデータを読み出して前
記第1又は第2のFIFOに書き込むことにある。
【0014】第5の発明の特徴は、前記画面効果とし
て、ワイプ又はディゾルブの画面効果を前記2種類のデ
ータを用いて実施することにある。
て、ワイプ又はディゾルブの画面効果を前記2種類のデ
ータを用いて実施することにある。
【0015】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図1は本発明の画像処理装置の一
実施の形態を示したブロック図である。但し、従来例と
同一部には、同一符号を付して説明する。
を参照して説明する。図1は本発明の画像処理装置の一
実施の形態を示したブロック図である。但し、従来例と
同一部には、同一符号を付して説明する。
【0016】画像処理装置1は、高速メモリ2及びFI
FO31、32に対して画像データの読み出し書込み制
御を行うメモリ制御回路1、画像データを記憶している
高速メモリ2、それぞれ64ワードの画像データを記憶
するFIFO31、32、ワイプ/ディゾルブ等の画面
効果を実施する画面効果回路4、デジタル画像データを
アナログデータに変換するA/D変換回路5、装置全体
の制御を司る中央制御装置6、画像データを蓄積してい
るハードディスク等の大容量記憶装置7、大容量記憶装
置7へのデータの読み書きを制御するインターフェース
8、上記した各部品を接続してデータの伝送を行うバス
9を有している。
FO31、32に対して画像データの読み出し書込み制
御を行うメモリ制御回路1、画像データを記憶している
高速メモリ2、それぞれ64ワードの画像データを記憶
するFIFO31、32、ワイプ/ディゾルブ等の画面
効果を実施する画面効果回路4、デジタル画像データを
アナログデータに変換するA/D変換回路5、装置全体
の制御を司る中央制御装置6、画像データを蓄積してい
るハードディスク等の大容量記憶装置7、大容量記憶装
置7へのデータの読み書きを制御するインターフェース
8、上記した各部品を接続してデータの伝送を行うバス
9を有している。
【0017】但し、高速メモリ2はRDRAMを用いる
ことより、FIFO31、32に対して、62.5MH
zの周期で画像データを書き込むことが可能である。画
面効果回路4は、HDTVの場合、4画素並列にて処理
を実行するため、18.5MHzの周期でFIFO3
1、32より画像データを読み出し、D/A変換回路5
へ表示用データを転送する。FIFO31、32は、6
4ワードのFIFOとする。メモリ制御回路1は、32
ワードの画像データを1回のアクセスでFIFO31、
32に書き込む。
ことより、FIFO31、32に対して、62.5MH
zの周期で画像データを書き込むことが可能である。画
面効果回路4は、HDTVの場合、4画素並列にて処理
を実行するため、18.5MHzの周期でFIFO3
1、32より画像データを読み出し、D/A変換回路5
へ表示用データを転送する。FIFO31、32は、6
4ワードのFIFOとする。メモリ制御回路1は、32
ワードの画像データを1回のアクセスでFIFO31、
32に書き込む。
【0018】次に本実施の形態の動作について図2のタ
イミングチャートを用いて説明する。中央制御装置6は
大容量記憶装置7からインターフェース8を介してワイ
プ/ディゾルブ等の画面効果を実施する画像データを読
み出して、SDRAM又はRDRAMなどの高速メモリ
2に転送しておく。
イミングチャートを用いて説明する。中央制御装置6は
大容量記憶装置7からインターフェース8を介してワイ
プ/ディゾルブ等の画面効果を実施する画像データを読
み出して、SDRAM又はRDRAMなどの高速メモリ
2に転送しておく。
【0019】その後、メモリ制御回路1は高速メモリ2
から32ワードのデータを読み出し、最初に、図2
(A)のライトサイクルF1、F2で、前記32ワード
のデータをFIFO31、32に書き込み、次のライト
サイクルF1、F2で、次の32ワードのデータをFI
FO31、32に書き込む。
から32ワードのデータを読み出し、最初に、図2
(A)のライトサイクルF1、F2で、前記32ワード
のデータをFIFO31、32に書き込み、次のライト
サイクルF1、F2で、次の32ワードのデータをFI
FO31、32に書き込む。
【0020】これにより、図2の(B)、(C)に示す
ように、FIFO31、32は書き込まれたデータの量
がそれぞれの容量の半分に達しない状態のnーHFであ
るが、次の32ワードのデータが書き込まれると、半分
満杯状態HFになる。FIFO31、32が図2
(B)、(C)に示すように半分満杯状態HFになる
と、メモリ制御回路1は待機(wait)状態になって
FIFO31、32へのデータの書込みを中止する。
ように、FIFO31、32は書き込まれたデータの量
がそれぞれの容量の半分に達しない状態のnーHFであ
るが、次の32ワードのデータが書き込まれると、半分
満杯状態HFになる。FIFO31、32が図2
(B)、(C)に示すように半分満杯状態HFになる
と、メモリ制御回路1は待機(wait)状態になって
FIFO31、32へのデータの書込みを中止する。
【0021】一方、画面効果回路4は図2(D)に示す
ように、当初、FIFO31、32からのデータの読み
出しは待機状態になるが、FIFO31が半分満杯状態
HFになると、FIFO31からデータの読み出しを開
始し、更に、FIFO32が半分満杯状態HFになる
と、FIFO32からもデータの読み出しを開始する。
ように、当初、FIFO31、32からのデータの読み
出しは待機状態になるが、FIFO31が半分満杯状態
HFになると、FIFO31からデータの読み出しを開
始し、更に、FIFO32が半分満杯状態HFになる
と、FIFO32からもデータの読み出しを開始する。
【0022】その後、画面効果回路4のデータの読み出
しが進むと、図2(B)、(C)に示すように、FIF
O31、32が再度、半分満杯状態でないnーHFにな
るため、メモリ制御回路1は、高速メモリ2から32ワ
ードのデータを読み出し、図2(A)で示すように、ラ
イトサイクルF1、F2でデータをFIFO31、32
に書き込む。これにより、再度、図2(B)、(C)に
示すように、FIFO31、32は半分満杯状態HFに
なって、メモリ制御回路1は待機(wait)状態にな
り、FIFO31、32へのデータの書込みを中止す
る。
しが進むと、図2(B)、(C)に示すように、FIF
O31、32が再度、半分満杯状態でないnーHFにな
るため、メモリ制御回路1は、高速メモリ2から32ワ
ードのデータを読み出し、図2(A)で示すように、ラ
イトサイクルF1、F2でデータをFIFO31、32
に書き込む。これにより、再度、図2(B)、(C)に
示すように、FIFO31、32は半分満杯状態HFに
なって、メモリ制御回路1は待機(wait)状態にな
り、FIFO31、32へのデータの書込みを中止す
る。
【0023】以降、上記動作の繰り返しにより、FIF
O31、32がオーバーフローせず、且つアンダーフロ
ーにならないようにメモリ制御回路1によるデータの書
込みがなされる。このため、画面効果回路4はFIFO
31、32からデータを連続的に読み出し、読み出した
データにワイプ/ディゾルブ等の画面効果を施す。D/
A変換回路5はワイプ/ディゾルブ等の画面効果が施さ
れたデータをアナログデータに変換した後、図示されな
いモニターなどに出力する。
O31、32がオーバーフローせず、且つアンダーフロ
ーにならないようにメモリ制御回路1によるデータの書
込みがなされる。このため、画面効果回路4はFIFO
31、32からデータを連続的に読み出し、読み出した
データにワイプ/ディゾルブ等の画面効果を施す。D/
A変換回路5はワイプ/ディゾルブ等の画面効果が施さ
れたデータをアナログデータに変換した後、図示されな
いモニターなどに出力する。
【0024】図3は上記したFIFO31(又は32)
の構成例を示したブロック図である。FIFO31はデ
ータを先き入れ先き出しで保存する2ポートメモリ31
1、この2ポートメモリ311へのデータの書込みを制
御するライト制御回路312、2ポートメモリ312か
らデータの読み出しを制御するリード制御回路313、
2ポートメモリ311が半分満杯状態HFであるかどう
かを検出するハーフフル制御回路314から成ってい
る。
の構成例を示したブロック図である。FIFO31はデ
ータを先き入れ先き出しで保存する2ポートメモリ31
1、この2ポートメモリ311へのデータの書込みを制
御するライト制御回路312、2ポートメモリ312か
らデータの読み出しを制御するリード制御回路313、
2ポートメモリ311が半分満杯状態HFであるかどう
かを検出するハーフフル制御回路314から成ってい
る。
【0025】ライト制御回路312はライト信号WR、
ライトクロックWCLK(62.5MHz)、リセット
信号RSTを入力し、ライトアドレス信号WA、ライト
チップセレクト信号WCS、ライトイネーブル信号WE
を2ポートメモリ311に出力することにより、2ポー
トメモリ311にデータを書き込む。
ライトクロックWCLK(62.5MHz)、リセット
信号RSTを入力し、ライトアドレス信号WA、ライト
チップセレクト信号WCS、ライトイネーブル信号WE
を2ポートメモリ311に出力することにより、2ポー
トメモリ311にデータを書き込む。
【0026】また、リード制御回路313は、リード信
号RD、リードクロックRCLK(18.5MHz)、
リセット信号RSTを入力し、リードアドレス信号R
A、リードチップセレクト信号RCSを2ポートメモリ
311に出力することにより、2ポートメモリ311か
らデータを読み出す。
号RD、リードクロックRCLK(18.5MHz)、
リセット信号RSTを入力し、リードアドレス信号R
A、リードチップセレクト信号RCSを2ポートメモリ
311に出力することにより、2ポートメモリ311か
らデータを読み出す。
【0027】この際、ハーフフル制御回路314は、2
ポートメモリ311を4つのバンク(16ワード)に別
けて、半分満杯状態HFであるか否かを判定する。即
ち、ハーフフル制御回路314はリード、ライト制御回
路312、313のライトアドレス信号WA、リードア
ドレス信号RAより最上位2ビットのアドレス信号を入
力し、それぞれの制御回路が、2ポートメモリ311の
いずれのバンクにアクセス中かにより、半分満杯状態H
Fであるか否かを判定する。
ポートメモリ311を4つのバンク(16ワード)に別
けて、半分満杯状態HFであるか否かを判定する。即
ち、ハーフフル制御回路314はリード、ライト制御回
路312、313のライトアドレス信号WA、リードア
ドレス信号RAより最上位2ビットのアドレス信号を入
力し、それぞれの制御回路が、2ポートメモリ311の
いずれのバンクにアクセス中かにより、半分満杯状態H
Fであるか否かを判定する。
【0028】図4の表図は上記したハーフフル制御回路
314の半分満杯状態HFの判定動作を説明している。
尚、図中、W→はライト制御回路312のアクセスバン
ク、←Rはリード制御回路313のアクセスバンク、n
otHFはハーフフル制御回路314の出力の中止(3
2ワード書込み可能)、HFはハーフフル制御回路31
4が半分満杯状態を判定して、これを出力(32ワード
書込み不可能)していることを示している。
314の半分満杯状態HFの判定動作を説明している。
尚、図中、W→はライト制御回路312のアクセスバン
ク、←Rはリード制御回路313のアクセスバンク、n
otHFはハーフフル制御回路314の出力の中止(3
2ワード書込み可能)、HFはハーフフル制御回路31
4が半分満杯状態を判定して、これを出力(32ワード
書込み不可能)していることを示している。
【0029】図4(A)では、ライト制御回路312も
リード制御回路313も2ポートメモリ311のバンク
0にアクセスしている状態で、ハーフフル制御回路31
4はHFの出力を中止(32ワード書込み可能)してい
る。図4(B)では、ライト制御回路312が2ポート
メモリ311のバンク1にアクセスし、リード制御回路
313は2ポートメモリ311のバンク0にアクセスし
ている状態で、ハーフフル制御回路314はハーフフル
HFの出力を中止(32ワード書込み可能)している。
リード制御回路313も2ポートメモリ311のバンク
0にアクセスしている状態で、ハーフフル制御回路31
4はHFの出力を中止(32ワード書込み可能)してい
る。図4(B)では、ライト制御回路312が2ポート
メモリ311のバンク1にアクセスし、リード制御回路
313は2ポートメモリ311のバンク0にアクセスし
ている状態で、ハーフフル制御回路314はハーフフル
HFの出力を中止(32ワード書込み可能)している。
【0030】図4(C)では、ライト制御回路312が
2ポートメモリ311のバンク2にアクセスし、リード
制御回路313は2ポートメモリ311のバンク0にア
クセスしている状態で、ハーフフル制御回路314はハ
ーフフルHFを出力(32ワード書込み不可能)してい
る。図4(D)では、ライト制御回路312が2ポート
メモリ311のバンク3にアクセスし、リード制御回路
313は2ポートメモリ311のバンク0にアクセスし
ている状態で、ハーフフル制御回路314はハーフフル
HFを出力(32ワード書込み不可能)している。
2ポートメモリ311のバンク2にアクセスし、リード
制御回路313は2ポートメモリ311のバンク0にア
クセスしている状態で、ハーフフル制御回路314はハ
ーフフルHFを出力(32ワード書込み不可能)してい
る。図4(D)では、ライト制御回路312が2ポート
メモリ311のバンク3にアクセスし、リード制御回路
313は2ポートメモリ311のバンク0にアクセスし
ている状態で、ハーフフル制御回路314はハーフフル
HFを出力(32ワード書込み不可能)している。
【0031】結局、ハーフフル制御回路314は図5の
表図ような条件の成立に従って、ハーフフルHFを出力
又は出力停止する。
表図ような条件の成立に従って、ハーフフルHFを出力
又は出力停止する。
【0032】本実施の形態によれば、メモリ制御回路1
は高速メモリ2から画像データを高速に読み出して、F
IFO31、32に例えば別々の画像のデータを高速に
書込み、FIFO31、32内のデータが半分満杯HF
になると、書込み待機状態になり、その後、半分満杯状
態未満n−HFになると、FIFO31、32にデータ
の再書込みを行う制御をすることにより、従来の1/1
6〜1/8に縮小した64ワードの小容量の2個のFI
FO31、32に、ワイプ/ディゾルブなどの画面効果
を得るための2画面の画像データを過不足なく保持する
ことができ、従来と同様の画面効果を得ることができ
る。しかも、FIFO31、32の容量と個数が減少し
た分、回路規模を小さくでき、回路を安価にすることが
できると共に、回路を1チップに集積化しやすく、小型
化を図ることができる。
は高速メモリ2から画像データを高速に読み出して、F
IFO31、32に例えば別々の画像のデータを高速に
書込み、FIFO31、32内のデータが半分満杯HF
になると、書込み待機状態になり、その後、半分満杯状
態未満n−HFになると、FIFO31、32にデータ
の再書込みを行う制御をすることにより、従来の1/1
6〜1/8に縮小した64ワードの小容量の2個のFI
FO31、32に、ワイプ/ディゾルブなどの画面効果
を得るための2画面の画像データを過不足なく保持する
ことができ、従来と同様の画面効果を得ることができ
る。しかも、FIFO31、32の容量と個数が減少し
た分、回路規模を小さくでき、回路を安価にすることが
できると共に、回路を1チップに集積化しやすく、小型
化を図ることができる。
【0033】
【発明の効果】以上記述したように、本発明の画像処理
装置によれば、小容量の2個のFIFOを用いて回路規
模を小さくしても、従来と同様のワイプ/ディゾルブな
どの画面効果を安価に実現でき、しかも、回路規模が小
さいため1チップに集積化し易くすることができる。
装置によれば、小容量の2個のFIFOを用いて回路規
模を小さくしても、従来と同様のワイプ/ディゾルブな
どの画面効果を安価に実現でき、しかも、回路規模が小
さいため1チップに集積化し易くすることができる。
【図1】本発明の画像処理装置の一実施の形態を示した
ブロック図である。
ブロック図である。
【図2】図1に示した画像処理装置のFIFOへのデー
タの書込み読み出しタイミングを示したタイミングチャ
ートである。
タの書込み読み出しタイミングを示したタイミングチャ
ートである。
【図3】図1に示したFIFOの構成例を示したブロッ
ク図である。
ク図である。
【図4】図3に示したハーフフル制御回路の半分満杯状
態HFの判定動作を説明する表図である。
態HFの判定動作を説明する表図である。
【図5】図3に示したハーフフル制御回路の判定結果を
一覧とした表図である。
一覧とした表図である。
【図6】従来の画像処理装置の構成例を示したブロック
図である。
図である。
【図7】従来の画像処理装置の動作を説明するブロック
図である。
図である。
【図8】従来の画像処理装置の動作を説明するブロック
図である。
図である。
【図9】従来の画像処理装置の動作を説明するブロック
図である。
図である。
1 メモリ制御回路 2 高速メモリ 4 画面効果回路 5 D/A変換回路 6 中央制御装置 7 大容量記憶装置 8 インターフェース 9 バス 31、32 FIFO 311 2ポートメモリ 312 ライト制御回路 313 リード制御回路 314 ハーフフル制御回路
Claims (5)
- 【請求項1】 メモリ内の2種類のデータをFIFOに
一旦保存し、このFIFO内の2種類のデータを読み出
して画面効果を施す画像処理装置において、 それぞれが2Nワード以上の容量を持つ第1、第2のF
IFOと、 前記第1、第2のFIFOに保持されているデータが各
FIFOの容量の所定量に達したか否かを判定する判定
手段と、 この判定手段により前記第1又は第2のFIFOに書き
込まれたデータ量がその容量の所定量に達したと判定さ
れると、前記メモリからNワードのデータを高速に読み
出して、前記第1又は第2のFIFOに書き込む動作を
停止し、前記判定手段により前記第1又は第2のFIF
Oに書き込まれたデータ量がその容量の所定量未満であ
ると判定されると、前記メモリからNワードのデータを
高速に読み出して、前記第1又は第2のFIFOに書き
込む動作を行うメモリ制御回路とを備えたことを特徴と
する画像処理装置。 - 【請求項2】 前記請求項1に記載の画像処理装置にお
いて、 前記メモリ制御回路は、前記各FIFOをN/2ワード
の容量のバンクに分割した際に、データのリード回路及
びライト回路がいずれのバンクにアクセスしているかに
より、前記第1又は第2のFIFOに書き込まれたデー
タ量がその容量の半分に達したか否かを判定することを
特徴とする画像処理装置。 - 【請求項3】 前記請求項1又は2に記載の画像処理装
置において、 前記Nは32で、前記第1又は第2のFIFOは各々6
4ワードの容量を持ち、前記メモリ制御回路は前記メモ
リから32ワードずつデータを読み出して、前記第1又
は第2のFIFOに書き込むことを特徴とする画像処理
装置。 - 【請求項4】 前記請求項1乃至3いずれかに記載の画
像処理装置において、 前記第1又は第2のFIFOから18.5MHzの速度
でデータを読み出して画面効果処理を施す時、前記メモ
リ制御装置は前記メモリから62.5MHZの速度でデ
ータを読み出して前記第1又は第2のFIFOに書き込
むことを特徴とする画像処理装置。 - 【請求項5】 前記請求項1乃至4いずれかに記載の画
像処理装置において、 前記画面効果として、ワイプ又はディゾルブの画面効果
を前記2種類のデータを用いて実施することを特徴とす
る画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10279113A JP2000113182A (ja) | 1998-09-30 | 1998-09-30 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10279113A JP2000113182A (ja) | 1998-09-30 | 1998-09-30 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000113182A true JP2000113182A (ja) | 2000-04-21 |
Family
ID=17606610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10279113A Pending JP2000113182A (ja) | 1998-09-30 | 1998-09-30 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000113182A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002042118A (ja) * | 2000-07-24 | 2002-02-08 | Seiko Epson Corp | 汎用性を持たせた画像処理方法 |
-
1998
- 1998-09-30 JP JP10279113A patent/JP2000113182A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002042118A (ja) * | 2000-07-24 | 2002-02-08 | Seiko Epson Corp | 汎用性を持たせた画像処理方法 |
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