JP2000113182A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2000113182A JP2000113182A JP10279113A JP27911398A JP2000113182A JP 2000113182 A JP2000113182 A JP 2000113182A JP 10279113 A JP10279113 A JP 10279113A JP 27911398 A JP27911398 A JP 27911398A JP 2000113182 A JP2000113182 A JP 2000113182A
- Authority
- JP
- Japan
- Prior art keywords
- data
- fifo
- memory
- capacity
- image processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Input (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】
【課題】 容量の大きい４個のＦＩＦＯを用いないと、
ワイプ／ディゾルブなどの画面効果を実現できず、回路
規模が大きくなって１チップ化し難くなる。 【解決手段】 前記メモリ制御回路１は高速メモリ２か
ら２画面のデータを高速に読み出して２個のＦＩＦＯ３
１、３２に書き込む。この際、これら２個のＦＩＦＯの
各々に書き込まれたデータがその容量の半分に達する
と、前記データの書き込みを中止する。一方、画面効果
回路４は２個のＦＩＦＯから標準速度で２画面のデータ
を常時読み出してワイプ／ディゾルブなどの画面効果を
施す。前記メモリ制御回路は２個のＦＩＦＯに書き込ま
れたデータがその容量の半分より少なくなると、高速メ
モリから２画面のデータを高速に読み出してこれら２個
のＦＩＦＯに書き込む。これを繰り返すことにより２個
の容量の小さいＦＩＦＯを用いて回路規模を小さくして
も、データのオーバーフロー及びアンダーフロー無し
で、画面効果を実現できる。
ワイプ／ディゾルブなどの画面効果を実現できず、回路
規模が大きくなって１チップ化し難くなる。 【解決手段】 前記メモリ制御回路１は高速メモリ２か
ら２画面のデータを高速に読み出して２個のＦＩＦＯ３
１、３２に書き込む。この際、これら２個のＦＩＦＯの
各々に書き込まれたデータがその容量の半分に達する
と、前記データの書き込みを中止する。一方、画面効果
回路４は２個のＦＩＦＯから標準速度で２画面のデータ
を常時読み出してワイプ／ディゾルブなどの画面効果を
施す。前記メモリ制御回路は２個のＦＩＦＯに書き込ま
れたデータがその容量の半分より少なくなると、高速メ
モリから２画面のデータを高速に読み出してこれら２個
のＦＩＦＯに書き込む。これを繰り返すことにより２個
の容量の小さいＦＩＦＯを用いて回路規模を小さくして
も、データのオーバーフロー及びアンダーフロー無し
で、画面効果を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ用グ
ラフィック装置やＨＤＴＶ（高品位テレビジョン）を応
用した静止画システムなどに好適で、ワイプ／ディゾル
ブ等の画面効果機能を有する画像処理装置に関する。
ラフィック装置やＨＤＴＶ（高品位テレビジョン）を応
用した静止画システムなどに好適で、ワイプ／ディゾル
ブ等の画面効果機能を有する画像処理装置に関する。
【０００２】
【従来の技術】コンピュータのグラフィック装置などに
搭載される従来の画像処理装置では、ＳＤＲＡＭやＲＤ
ＲＡＭなどの高速メモリを搭載した装置が実用化され始
めている。このような画像処理装置は図６に示すような
構成を有し、ワイプ／ディゾルブなどの画面効果を実施
することができる。
搭載される従来の画像処理装置では、ＳＤＲＡＭやＲＤ
ＲＡＭなどの高速メモリを搭載した装置が実用化され始
めている。このような画像処理装置は図６に示すような
構成を有し、ワイプ／ディゾルブなどの画面効果を実施
することができる。
【０００３】以下に図６に示した従来の画像処理装置に
よって画面効果を実現するための処理手順について述べ
る。まず、メモリ制御回路１は、通常、高速メモリ２か
ら読み出した１ライン全ての画像データをＦＩＦＯ３１
〜３４に書き込む。しかし、ワイプ／ディゾルブなどを
行うために、２画面のデータが必要な場合には、図７に
示すように、ＦＩＦＯ３１、３２にそれぞれ画像データ
を書き込む。
よって画面効果を実現するための処理手順について述べ
る。まず、メモリ制御回路１は、通常、高速メモリ２か
ら読み出した１ライン全ての画像データをＦＩＦＯ３１
〜３４に書き込む。しかし、ワイプ／ディゾルブなどを
行うために、２画面のデータが必要な場合には、図７に
示すように、ＦＩＦＯ３１、３２にそれぞれ画像データ
を書き込む。
【０００４】画面効果回路４は画面表示期間になると、
図８に示すようにＦＩＦＯ３１、３２に蓄えられた画像
データを読み出し、ワイプ／ディゾルブなどの画像処理
を実行し、得られたデータをＤ／Ａ変換回路５に出力す
る。Ｄ／Ａ変換回路５はワイプ／ディゾルブなどが施さ
れた入力データをアナログテータに変換して、図示され
ないモニターに出力する。その時、メモリ制御回路１
は、高速メモリ２から読み出した画像データをＦＩＦＯ
３３、３４に書き込む。
図８に示すようにＦＩＦＯ３１、３２に蓄えられた画像
データを読み出し、ワイプ／ディゾルブなどの画像処理
を実行し、得られたデータをＤ／Ａ変換回路５に出力す
る。Ｄ／Ａ変換回路５はワイプ／ディゾルブなどが施さ
れた入力データをアナログテータに変換して、図示され
ないモニターに出力する。その時、メモリ制御回路１
は、高速メモリ２から読み出した画像データをＦＩＦＯ
３３、３４に書き込む。
【０００５】画面効果回路４は次の画面表示期間になる
と、図９に示すように、ＦＩＦＯ３３、３４に蓄えられ
た画像データを読み出し、ワイプ／ディゾルブなどの画
面効果を実行し、得られたデータをＤ／Ａ変換回路５に
出力する。Ｄ／Ａ変換回路５はワイプ／ディゾルブなど
が施された入力データをアナログテータに変換して、図
示されないモニターに出力する。その時、メモリ制御回
路１は、高速メモリ２から読み出した画像データを、Ｆ
ＩＦＯ３１、３２に書き込む。
と、図９に示すように、ＦＩＦＯ３３、３４に蓄えられ
た画像データを読み出し、ワイプ／ディゾルブなどの画
面効果を実行し、得られたデータをＤ／Ａ変換回路５に
出力する。Ｄ／Ａ変換回路５はワイプ／ディゾルブなど
が施された入力データをアナログテータに変換して、図
示されないモニターに出力する。その時、メモリ制御回
路１は、高速メモリ２から読み出した画像データを、Ｆ
ＩＦＯ３１、３２に書き込む。
【０００６】上記処理を繰返すことにより、ワイプ／デ
ィゾルブなどの画面効果が施された画像が図示されない
ディスプレイに途切れるなく表示される。中央処理装置
６はワイプ／ディゾルブのいずれの画面効果を出すか、
画面効果処理から通常の処理への切り替え等の、装置全
体の制御を行う。
ィゾルブなどの画面効果が施された画像が図示されない
ディスプレイに途切れるなく表示される。中央処理装置
６はワイプ／ディゾルブのいずれの画面効果を出すか、
画面効果処理から通常の処理への切り替え等の、装置全
体の制御を行う。
【０００７】
【発明が解決しようとする課題】上記のように従来の画
像処理装置によりワイプ／ディゾルブなどの画面効果を
出そうとすると、それぞれ１ラインの容量を持つＦＩＦ
Ｏ３１〜３４が４個必要となり、回路規模が大きくなっ
て、回路を１チップに集積しにくくなるという問題があ
ると共に、装置が高価になってしまうという問題があっ
た。
像処理装置によりワイプ／ディゾルブなどの画面効果を
出そうとすると、それぞれ１ラインの容量を持つＦＩＦ
Ｏ３１〜３４が４個必要となり、回路規模が大きくなっ
て、回路を１チップに集積しにくくなるという問題があ
ると共に、装置が高価になってしまうという問題があっ
た。
【０００８】そこで、本発明は上記のような課題を解決
するためになされたものであり、小容量のＦＩＦＯを用
いて回路規模を小さくしても、従来と同様のワイプ／デ
ィゾルブなどの画面効果を実現でき、且つ回路を１チッ
プ化し易い安価な画像処理装置を提供することを目的と
するものである。
するためになされたものであり、小容量のＦＩＦＯを用
いて回路規模を小さくしても、従来と同様のワイプ／デ
ィゾルブなどの画面効果を実現でき、且つ回路を１チッ
プ化し易い安価な画像処理装置を提供することを目的と
するものである。
【０００９】
【課題を解決するための手段】第１の発明の特徴は、メ
モリ内の２種類のデータをＦＩＦＯに一旦保存し、この
ＦＩＦＯ内の２種類のデータを読み出して画面効果を施
す画像処理装置において、それぞれが２Ｎワード以上の
容量を持つ第１、第２のＦＩＦＯと、前記第１、第２の
ＦＩＦＯに保持されているデータが各ＦＩＦＯの容量の
所定量に達したか否かを判定する判定手段と、この判定
手段により前記第１又は第２のＦＩＦＯに書き込まれた
データ量がその容量の所定量に達したと判定されると、
前記メモリからＮワードのデータを高速に読み出して、
前記第１又は第２のＦＩＦＯに書き込む動作を停止し、
前記判定手段により前記第１又は第２のＦＩＦＯに書き
込まれたデータ量がその容量の所定量未満であると判定
されると、前記メモリからＮワードのデータを高速に読
み出して、前記第１又は第２のＦＩＦＯに書き込む動作
を行うメモリ制御回路とを備えたことにある。
モリ内の２種類のデータをＦＩＦＯに一旦保存し、この
ＦＩＦＯ内の２種類のデータを読み出して画面効果を施
す画像処理装置において、それぞれが２Ｎワード以上の
容量を持つ第１、第２のＦＩＦＯと、前記第１、第２の
ＦＩＦＯに保持されているデータが各ＦＩＦＯの容量の
所定量に達したか否かを判定する判定手段と、この判定
手段により前記第１又は第２のＦＩＦＯに書き込まれた
データ量がその容量の所定量に達したと判定されると、
前記メモリからＮワードのデータを高速に読み出して、
前記第１又は第２のＦＩＦＯに書き込む動作を停止し、
前記判定手段により前記第１又は第２のＦＩＦＯに書き
込まれたデータ量がその容量の所定量未満であると判定
されると、前記メモリからＮワードのデータを高速に読
み出して、前記第１又は第２のＦＩＦＯに書き込む動作
を行うメモリ制御回路とを備えたことにある。
【００１０】この第１の発明によれば、例えば、前記メ
モリとしてＲＤＲＡＭを用いれば、このメモリから６
２．５〜１００ＭＨｚの高速で２種類のデータを読み出
して、前記第１、第２のＦＩＦＯに書き込むことができ
る。一方、前記第１、第２のＦＩＦＯに書き込まれた２
種類のデータはＨＤＴＶの場合には１８．５ＭＨｚの速
度で連続的に読み出されて画面効果が施される。このま
まで、前記第１、第２のＦＩＦＯがオーバーフローして
しまうため、前記第１、第２のＦＩＦＯに保持されてい
るデータが各ＦＩＦＯの容量の半分に達すると、これら
ＦＩＦＯにデータを高速で書き込むことを中止する。そ
の後、前記第１、第２のＦＩＦＯのデータが減って、保
持されているデータが各ＦＩＦＯの容量の半分未満にな
ると、再度、これらＦＩＦＯにデータを高速書き込みす
る。これを繰り返すことにより、前記第１、第２のＦＩ
ＦＯがオーバーフローせず、且つアンダーフローするこ
となく、前記第１、第２のＦＩＦＯにデータを高速書込
みすることができる。従って、各６４ワードの小容量の
２個の第１、第２のＦＩＦＯを用いても、従来と同様の
画面効果を施すことができる。 第２の発明の特徴の前
記メモリ制御回路は、前記各ＦＩＦＯをＮ／２ワードの
容量のバンクに分割した際に、データのリード回路及び
ライト回路がいずれのバンクにアクセスしているかによ
り、前記第１又は第２のＦＩＦＯに書き込まれたデータ
量がその容量の半分に達したか否かを判定する。
モリとしてＲＤＲＡＭを用いれば、このメモリから６
２．５〜１００ＭＨｚの高速で２種類のデータを読み出
して、前記第１、第２のＦＩＦＯに書き込むことができ
る。一方、前記第１、第２のＦＩＦＯに書き込まれた２
種類のデータはＨＤＴＶの場合には１８．５ＭＨｚの速
度で連続的に読み出されて画面効果が施される。このま
まで、前記第１、第２のＦＩＦＯがオーバーフローして
しまうため、前記第１、第２のＦＩＦＯに保持されてい
るデータが各ＦＩＦＯの容量の半分に達すると、これら
ＦＩＦＯにデータを高速で書き込むことを中止する。そ
の後、前記第１、第２のＦＩＦＯのデータが減って、保
持されているデータが各ＦＩＦＯの容量の半分未満にな
ると、再度、これらＦＩＦＯにデータを高速書き込みす
る。これを繰り返すことにより、前記第１、第２のＦＩ
ＦＯがオーバーフローせず、且つアンダーフローするこ
となく、前記第１、第２のＦＩＦＯにデータを高速書込
みすることができる。従って、各６４ワードの小容量の
２個の第１、第２のＦＩＦＯを用いても、従来と同様の
画面効果を施すことができる。 第２の発明の特徴の前
記メモリ制御回路は、前記各ＦＩＦＯをＮ／２ワードの
容量のバンクに分割した際に、データのリード回路及び
ライト回路がいずれのバンクにアクセスしているかによ
り、前記第１又は第２のＦＩＦＯに書き込まれたデータ
量がその容量の半分に達したか否かを判定する。
【００１１】この第２の発明によれば、各ＦＩＦＯが６
４ワードの容量を持っている場合、各ＦＩＦＯは１６ワ
ードの容量の４個のバンクに分割される。これら４個の
バンクを第１〜第４のバンクに分割し、第１〜第４のバ
ンクの順番でデータが読み書きされるとする。この場
合、第１のバンクにリード回路がアクセスしてデータを
読み出している時に、ライト回路が第１又は第２のバン
クにアクセスしてデータを書き込んでいる時は、このＦ
ＩＦＯにはその容量の半分未満のデータしか書き込まれ
ていないと判定される。しかし、第１のバンクにリード
回路がアクセスしている時に、ライト回路が第３又は第
４のバンクにアクセスしてデータを書き込んでいる時
は、このＦＩＦＯに書き込まれたデータはその容量の半
分に達していると判定される。
４ワードの容量を持っている場合、各ＦＩＦＯは１６ワ
ードの容量の４個のバンクに分割される。これら４個の
バンクを第１〜第４のバンクに分割し、第１〜第４のバ
ンクの順番でデータが読み書きされるとする。この場
合、第１のバンクにリード回路がアクセスしてデータを
読み出している時に、ライト回路が第１又は第２のバン
クにアクセスしてデータを書き込んでいる時は、このＦ
ＩＦＯにはその容量の半分未満のデータしか書き込まれ
ていないと判定される。しかし、第１のバンクにリード
回路がアクセスしている時に、ライト回路が第３又は第
４のバンクにアクセスしてデータを書き込んでいる時
は、このＦＩＦＯに書き込まれたデータはその容量の半
分に達していると判定される。
【００１２】第３の発明の特徴は、前記Ｎは３２で、前
記第１又は第２のＦＩＦＯは各々６４ワードの容量を持
ち、前記メモリ制御回路は前記メモリから３２ワードず
つデータを読み出して、前記第１又は第２のＦＩＦＯに
書き込むことにある。
記第１又は第２のＦＩＦＯは各々６４ワードの容量を持
ち、前記メモリ制御回路は前記メモリから３２ワードず
つデータを読み出して、前記第１又は第２のＦＩＦＯに
書き込むことにある。
【００１３】第４の発明の特徴は、前記第１又は第２の
ＦＩＦＯから１８．５ＭＨｚの速度でデータを読み出し
て画面効果処理を施す時、前記メモリ制御装置は前記メ
モリから６２．５ＭＨＺの速度でデータを読み出して前
記第１又は第２のＦＩＦＯに書き込むことにある。
ＦＩＦＯから１８．５ＭＨｚの速度でデータを読み出し
て画面効果処理を施す時、前記メモリ制御装置は前記メ
モリから６２．５ＭＨＺの速度でデータを読み出して前
記第１又は第２のＦＩＦＯに書き込むことにある。
【００１４】第５の発明の特徴は、前記画面効果とし
て、ワイプ又はディゾルブの画面効果を前記２種類のデ
ータを用いて実施することにある。
て、ワイプ又はディゾルブの画面効果を前記２種類のデ
ータを用いて実施することにある。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の画像処理装置の一
実施の形態を示したブロック図である。但し、従来例と
同一部には、同一符号を付して説明する。
を参照して説明する。図１は本発明の画像処理装置の一
実施の形態を示したブロック図である。但し、従来例と
同一部には、同一符号を付して説明する。
【００１６】画像処理装置１は、高速メモリ２及びＦＩ
ＦＯ３１、３２に対して画像データの読み出し書込み制
御を行うメモリ制御回路１、画像データを記憶している
高速メモリ２、それぞれ６４ワードの画像データを記憶
するＦＩＦＯ３１、３２、ワイプ／ディゾルブ等の画面
効果を実施する画面効果回路４、デジタル画像データを
アナログデータに変換するＡ／Ｄ変換回路５、装置全体
の制御を司る中央制御装置６、画像データを蓄積してい
るハードディスク等の大容量記憶装置７、大容量記憶装
置７へのデータの読み書きを制御するインターフェース
８、上記した各部品を接続してデータの伝送を行うバス
９を有している。
ＦＯ３１、３２に対して画像データの読み出し書込み制
御を行うメモリ制御回路１、画像データを記憶している
高速メモリ２、それぞれ６４ワードの画像データを記憶
するＦＩＦＯ３１、３２、ワイプ／ディゾルブ等の画面
効果を実施する画面効果回路４、デジタル画像データを
アナログデータに変換するＡ／Ｄ変換回路５、装置全体
の制御を司る中央制御装置６、画像データを蓄積してい
るハードディスク等の大容量記憶装置７、大容量記憶装
置７へのデータの読み書きを制御するインターフェース
８、上記した各部品を接続してデータの伝送を行うバス
９を有している。
【００１７】但し、高速メモリ２はＲＤＲＡＭを用いる
ことより、ＦＩＦＯ３１、３２に対して、６２．５ＭＨ
ｚの周期で画像データを書き込むことが可能である。画
面効果回路４は、ＨＤＴＶの場合、４画素並列にて処理
を実行するため、１８．５ＭＨｚの周期でＦＩＦＯ３
１、３２より画像データを読み出し、Ｄ／Ａ変換回路５
へ表示用データを転送する。ＦＩＦＯ３１、３２は、６
４ワードのＦＩＦＯとする。メモリ制御回路１は、３２
ワードの画像データを１回のアクセスでＦＩＦＯ３１、
３２に書き込む。
ことより、ＦＩＦＯ３１、３２に対して、６２．５ＭＨ
ｚの周期で画像データを書き込むことが可能である。画
面効果回路４は、ＨＤＴＶの場合、４画素並列にて処理
を実行するため、１８．５ＭＨｚの周期でＦＩＦＯ３
１、３２より画像データを読み出し、Ｄ／Ａ変換回路５
へ表示用データを転送する。ＦＩＦＯ３１、３２は、６
４ワードのＦＩＦＯとする。メモリ制御回路１は、３２
ワードの画像データを１回のアクセスでＦＩＦＯ３１、
３２に書き込む。
【００１８】次に本実施の形態の動作について図２のタ
イミングチャートを用いて説明する。中央制御装置６は
大容量記憶装置７からインターフェース８を介してワイ
プ／ディゾルブ等の画面効果を実施する画像データを読
み出して、ＳＤＲＡＭ又はＲＤＲＡＭなどの高速メモリ
２に転送しておく。
イミングチャートを用いて説明する。中央制御装置６は
大容量記憶装置７からインターフェース８を介してワイ
プ／ディゾルブ等の画面効果を実施する画像データを読
み出して、ＳＤＲＡＭ又はＲＤＲＡＭなどの高速メモリ
２に転送しておく。
【００１９】その後、メモリ制御回路１は高速メモリ２
から３２ワードのデータを読み出し、最初に、図２
（Ａ）のライトサイクルＦ１、Ｆ２で、前記３２ワード
のデータをＦＩＦＯ３１、３２に書き込み、次のライト
サイクルＦ１、Ｆ２で、次の３２ワードのデータをＦＩ
ＦＯ３１、３２に書き込む。
から３２ワードのデータを読み出し、最初に、図２
（Ａ）のライトサイクルＦ１、Ｆ２で、前記３２ワード
のデータをＦＩＦＯ３１、３２に書き込み、次のライト
サイクルＦ１、Ｆ２で、次の３２ワードのデータをＦＩ
ＦＯ３１、３２に書き込む。
【００２０】これにより、図２の（Ｂ）、（Ｃ）に示す
ように、ＦＩＦＯ３１、３２は書き込まれたデータの量
がそれぞれの容量の半分に達しない状態のｎーＨＦであ
るが、次の３２ワードのデータが書き込まれると、半分
満杯状態ＨＦになる。ＦＩＦＯ３１、３２が図２
（Ｂ）、（Ｃ）に示すように半分満杯状態ＨＦになる
と、メモリ制御回路１は待機（ｗａｉｔ）状態になって
ＦＩＦＯ３１、３２へのデータの書込みを中止する。
ように、ＦＩＦＯ３１、３２は書き込まれたデータの量
がそれぞれの容量の半分に達しない状態のｎーＨＦであ
るが、次の３２ワードのデータが書き込まれると、半分
満杯状態ＨＦになる。ＦＩＦＯ３１、３２が図２
（Ｂ）、（Ｃ）に示すように半分満杯状態ＨＦになる
と、メモリ制御回路１は待機（ｗａｉｔ）状態になって
ＦＩＦＯ３１、３２へのデータの書込みを中止する。
【００２１】一方、画面効果回路４は図２（Ｄ）に示す
ように、当初、ＦＩＦＯ３１、３２からのデータの読み
出しは待機状態になるが、ＦＩＦＯ３１が半分満杯状態
ＨＦになると、ＦＩＦＯ３１からデータの読み出しを開
始し、更に、ＦＩＦＯ３２が半分満杯状態ＨＦになる
と、ＦＩＦＯ３２からもデータの読み出しを開始する。
ように、当初、ＦＩＦＯ３１、３２からのデータの読み
出しは待機状態になるが、ＦＩＦＯ３１が半分満杯状態
ＨＦになると、ＦＩＦＯ３１からデータの読み出しを開
始し、更に、ＦＩＦＯ３２が半分満杯状態ＨＦになる
と、ＦＩＦＯ３２からもデータの読み出しを開始する。
【００２２】その後、画面効果回路４のデータの読み出
しが進むと、図２（Ｂ）、（Ｃ）に示すように、ＦＩＦ
Ｏ３１、３２が再度、半分満杯状態でないｎーＨＦにな
るため、メモリ制御回路１は、高速メモリ２から３２ワ
ードのデータを読み出し、図２（Ａ）で示すように、ラ
イトサイクルＦ１、Ｆ２でデータをＦＩＦＯ３１、３２
に書き込む。これにより、再度、図２（Ｂ）、（Ｃ）に
示すように、ＦＩＦＯ３１、３２は半分満杯状態ＨＦに
なって、メモリ制御回路１は待機（ｗａｉｔ）状態にな
り、ＦＩＦＯ３１、３２へのデータの書込みを中止す
る。
しが進むと、図２（Ｂ）、（Ｃ）に示すように、ＦＩＦ
Ｏ３１、３２が再度、半分満杯状態でないｎーＨＦにな
るため、メモリ制御回路１は、高速メモリ２から３２ワ
ードのデータを読み出し、図２（Ａ）で示すように、ラ
イトサイクルＦ１、Ｆ２でデータをＦＩＦＯ３１、３２
に書き込む。これにより、再度、図２（Ｂ）、（Ｃ）に
示すように、ＦＩＦＯ３１、３２は半分満杯状態ＨＦに
なって、メモリ制御回路１は待機（ｗａｉｔ）状態にな
り、ＦＩＦＯ３１、３２へのデータの書込みを中止す
る。
【００２３】以降、上記動作の繰り返しにより、ＦＩＦ
Ｏ３１、３２がオーバーフローせず、且つアンダーフロ
ーにならないようにメモリ制御回路１によるデータの書
込みがなされる。このため、画面効果回路４はＦＩＦＯ
３１、３２からデータを連続的に読み出し、読み出した
データにワイプ／ディゾルブ等の画面効果を施す。Ｄ／
Ａ変換回路５はワイプ／ディゾルブ等の画面効果が施さ
れたデータをアナログデータに変換した後、図示されな
いモニターなどに出力する。
Ｏ３１、３２がオーバーフローせず、且つアンダーフロ
ーにならないようにメモリ制御回路１によるデータの書
込みがなされる。このため、画面効果回路４はＦＩＦＯ
３１、３２からデータを連続的に読み出し、読み出した
データにワイプ／ディゾルブ等の画面効果を施す。Ｄ／
Ａ変換回路５はワイプ／ディゾルブ等の画面効果が施さ
れたデータをアナログデータに変換した後、図示されな
いモニターなどに出力する。
【００２４】図３は上記したＦＩＦＯ３１（又は３２）
の構成例を示したブロック図である。ＦＩＦＯ３１はデ
ータを先き入れ先き出しで保存する２ポートメモリ３１
１、この２ポートメモリ３１１へのデータの書込みを制
御するライト制御回路３１２、２ポートメモリ３１２か
らデータの読み出しを制御するリード制御回路３１３、
２ポートメモリ３１１が半分満杯状態ＨＦであるかどう
かを検出するハーフフル制御回路３１４から成ってい
る。
の構成例を示したブロック図である。ＦＩＦＯ３１はデ
ータを先き入れ先き出しで保存する２ポートメモリ３１
１、この２ポートメモリ３１１へのデータの書込みを制
御するライト制御回路３１２、２ポートメモリ３１２か
らデータの読み出しを制御するリード制御回路３１３、
２ポートメモリ３１１が半分満杯状態ＨＦであるかどう
かを検出するハーフフル制御回路３１４から成ってい
る。
【００２５】ライト制御回路３１２はライト信号ＷＲ、
ライトクロックＷＣＬＫ（６２．５ＭＨｚ）、リセット
信号ＲＳＴを入力し、ライトアドレス信号ＷＡ、ライト
チップセレクト信号ＷＣＳ、ライトイネーブル信号ＷＥ
を２ポートメモリ３１１に出力することにより、２ポー
トメモリ３１１にデータを書き込む。
ライトクロックＷＣＬＫ（６２．５ＭＨｚ）、リセット
信号ＲＳＴを入力し、ライトアドレス信号ＷＡ、ライト
チップセレクト信号ＷＣＳ、ライトイネーブル信号ＷＥ
を２ポートメモリ３１１に出力することにより、２ポー
トメモリ３１１にデータを書き込む。
【００２６】また、リード制御回路３１３は、リード信
号ＲＤ、リードクロックＲＣＬＫ（１８．５ＭＨｚ）、
リセット信号ＲＳＴを入力し、リードアドレス信号Ｒ
Ａ、リードチップセレクト信号ＲＣＳを２ポートメモリ
３１１に出力することにより、２ポートメモリ３１１か
らデータを読み出す。
号ＲＤ、リードクロックＲＣＬＫ（１８．５ＭＨｚ）、
リセット信号ＲＳＴを入力し、リードアドレス信号Ｒ
Ａ、リードチップセレクト信号ＲＣＳを２ポートメモリ
３１１に出力することにより、２ポートメモリ３１１か
らデータを読み出す。
【００２７】この際、ハーフフル制御回路３１４は、２
ポートメモリ３１１を４つのバンク（１６ワード）に別
けて、半分満杯状態ＨＦであるか否かを判定する。即
ち、ハーフフル制御回路３１４はリード、ライト制御回
路３１２、３１３のライトアドレス信号ＷＡ、リードア
ドレス信号ＲＡより最上位２ビットのアドレス信号を入
力し、それぞれの制御回路が、２ポートメモリ３１１の
いずれのバンクにアクセス中かにより、半分満杯状態Ｈ
Ｆであるか否かを判定する。
ポートメモリ３１１を４つのバンク（１６ワード）に別
けて、半分満杯状態ＨＦであるか否かを判定する。即
ち、ハーフフル制御回路３１４はリード、ライト制御回
路３１２、３１３のライトアドレス信号ＷＡ、リードア
ドレス信号ＲＡより最上位２ビットのアドレス信号を入
力し、それぞれの制御回路が、２ポートメモリ３１１の
いずれのバンクにアクセス中かにより、半分満杯状態Ｈ
Ｆであるか否かを判定する。
【００２８】図４の表図は上記したハーフフル制御回路
３１４の半分満杯状態ＨＦの判定動作を説明している。
尚、図中、Ｗ→はライト制御回路３１２のアクセスバン
ク、←Ｒはリード制御回路３１３のアクセスバンク、ｎ
ｏｔＨＦはハーフフル制御回路３１４の出力の中止（３
２ワード書込み可能）、ＨＦはハーフフル制御回路３１
４が半分満杯状態を判定して、これを出力（３２ワード
書込み不可能）していることを示している。
３１４の半分満杯状態ＨＦの判定動作を説明している。
尚、図中、Ｗ→はライト制御回路３１２のアクセスバン
ク、←Ｒはリード制御回路３１３のアクセスバンク、ｎ
ｏｔＨＦはハーフフル制御回路３１４の出力の中止（３
２ワード書込み可能）、ＨＦはハーフフル制御回路３１
４が半分満杯状態を判定して、これを出力（３２ワード
書込み不可能）していることを示している。
【００２９】図４（Ａ）では、ライト制御回路３１２も
リード制御回路３１３も２ポートメモリ３１１のバンク
０にアクセスしている状態で、ハーフフル制御回路３１
４はＨＦの出力を中止（３２ワード書込み可能）してい
る。図４（Ｂ）では、ライト制御回路３１２が２ポート
メモリ３１１のバンク１にアクセスし、リード制御回路
３１３は２ポートメモリ３１１のバンク０にアクセスし
ている状態で、ハーフフル制御回路３１４はハーフフル
ＨＦの出力を中止（３２ワード書込み可能）している。
リード制御回路３１３も２ポートメモリ３１１のバンク
０にアクセスしている状態で、ハーフフル制御回路３１
４はＨＦの出力を中止（３２ワード書込み可能）してい
る。図４（Ｂ）では、ライト制御回路３１２が２ポート
メモリ３１１のバンク１にアクセスし、リード制御回路
３１３は２ポートメモリ３１１のバンク０にアクセスし
ている状態で、ハーフフル制御回路３１４はハーフフル
ＨＦの出力を中止（３２ワード書込み可能）している。
【００３０】図４（Ｃ）では、ライト制御回路３１２が
２ポートメモリ３１１のバンク２にアクセスし、リード
制御回路３１３は２ポートメモリ３１１のバンク０にア
クセスしている状態で、ハーフフル制御回路３１４はハ
ーフフルＨＦを出力（３２ワード書込み不可能）してい
る。図４（Ｄ）では、ライト制御回路３１２が２ポート
メモリ３１１のバンク３にアクセスし、リード制御回路
３１３は２ポートメモリ３１１のバンク０にアクセスし
ている状態で、ハーフフル制御回路３１４はハーフフル
ＨＦを出力（３２ワード書込み不可能）している。
２ポートメモリ３１１のバンク２にアクセスし、リード
制御回路３１３は２ポートメモリ３１１のバンク０にア
クセスしている状態で、ハーフフル制御回路３１４はハ
ーフフルＨＦを出力（３２ワード書込み不可能）してい
る。図４（Ｄ）では、ライト制御回路３１２が２ポート
メモリ３１１のバンク３にアクセスし、リード制御回路
３１３は２ポートメモリ３１１のバンク０にアクセスし
ている状態で、ハーフフル制御回路３１４はハーフフル
ＨＦを出力（３２ワード書込み不可能）している。
【００３１】結局、ハーフフル制御回路３１４は図５の
表図ような条件の成立に従って、ハーフフルＨＦを出力
又は出力停止する。
表図ような条件の成立に従って、ハーフフルＨＦを出力
又は出力停止する。
【００３２】本実施の形態によれば、メモリ制御回路１
は高速メモリ２から画像データを高速に読み出して、Ｆ
ＩＦＯ３１、３２に例えば別々の画像のデータを高速に
書込み、ＦＩＦＯ３１、３２内のデータが半分満杯ＨＦ
になると、書込み待機状態になり、その後、半分満杯状
態未満ｎ−ＨＦになると、ＦＩＦＯ３１、３２にデータ
の再書込みを行う制御をすることにより、従来の１／１
６〜１／８に縮小した６４ワードの小容量の２個のＦＩ
ＦＯ３１、３２に、ワイプ／ディゾルブなどの画面効果
を得るための２画面の画像データを過不足なく保持する
ことができ、従来と同様の画面効果を得ることができ
る。しかも、ＦＩＦＯ３１、３２の容量と個数が減少し
た分、回路規模を小さくでき、回路を安価にすることが
できると共に、回路を１チップに集積化しやすく、小型
化を図ることができる。
は高速メモリ２から画像データを高速に読み出して、Ｆ
ＩＦＯ３１、３２に例えば別々の画像のデータを高速に
書込み、ＦＩＦＯ３１、３２内のデータが半分満杯ＨＦ
になると、書込み待機状態になり、その後、半分満杯状
態未満ｎ−ＨＦになると、ＦＩＦＯ３１、３２にデータ
の再書込みを行う制御をすることにより、従来の１／１
６〜１／８に縮小した６４ワードの小容量の２個のＦＩ
ＦＯ３１、３２に、ワイプ／ディゾルブなどの画面効果
を得るための２画面の画像データを過不足なく保持する
ことができ、従来と同様の画面効果を得ることができ
る。しかも、ＦＩＦＯ３１、３２の容量と個数が減少し
た分、回路規模を小さくでき、回路を安価にすることが
できると共に、回路を１チップに集積化しやすく、小型
化を図ることができる。
【００３３】
【発明の効果】以上記述したように、本発明の画像処理
装置によれば、小容量の２個のＦＩＦＯを用いて回路規
模を小さくしても、従来と同様のワイプ／ディゾルブな
どの画面効果を安価に実現でき、しかも、回路規模が小
さいため１チップに集積化し易くすることができる。
装置によれば、小容量の２個のＦＩＦＯを用いて回路規
模を小さくしても、従来と同様のワイプ／ディゾルブな
どの画面効果を安価に実現でき、しかも、回路規模が小
さいため１チップに集積化し易くすることができる。
【図１】本発明の画像処理装置の一実施の形態を示した
ブロック図である。
ブロック図である。
【図２】図１に示した画像処理装置のＦＩＦＯへのデー
タの書込み読み出しタイミングを示したタイミングチャ
ートである。
タの書込み読み出しタイミングを示したタイミングチャ
ートである。
【図３】図１に示したＦＩＦＯの構成例を示したブロッ
ク図である。
ク図である。
【図４】図３に示したハーフフル制御回路の半分満杯状
態ＨＦの判定動作を説明する表図である。
態ＨＦの判定動作を説明する表図である。
【図５】図３に示したハーフフル制御回路の判定結果を
一覧とした表図である。
一覧とした表図である。
【図６】従来の画像処理装置の構成例を示したブロック
図である。
図である。
【図７】従来の画像処理装置の動作を説明するブロック
図である。
図である。
【図８】従来の画像処理装置の動作を説明するブロック
図である。
図である。
【図９】従来の画像処理装置の動作を説明するブロック
図である。
図である。
１ メモリ制御回路 ２ 高速メモリ ４ 画面効果回路 ５ Ｄ／Ａ変換回路 ６ 中央制御装置 ７ 大容量記憶装置 ８ インターフェース ９ バス ３１、３２ ＦＩＦＯ ３１１ ２ポートメモリ ３１２ ライト制御回路 ３１３ リード制御回路 ３１４ ハーフフル制御回路
Claims (5)
- 【請求項１】 メモリ内の２種類のデータをＦＩＦＯに
一旦保存し、このＦＩＦＯ内の２種類のデータを読み出
して画面効果を施す画像処理装置において、 それぞれが２Ｎワード以上の容量を持つ第１、第２のＦ
ＩＦＯと、 前記第１、第２のＦＩＦＯに保持されているデータが各
ＦＩＦＯの容量の所定量に達したか否かを判定する判定
手段と、 この判定手段により前記第１又は第２のＦＩＦＯに書き
込まれたデータ量がその容量の所定量に達したと判定さ
れると、前記メモリからＮワードのデータを高速に読み
出して、前記第１又は第２のＦＩＦＯに書き込む動作を
停止し、前記判定手段により前記第１又は第２のＦＩＦ
Ｏに書き込まれたデータ量がその容量の所定量未満であ
ると判定されると、前記メモリからＮワードのデータを
高速に読み出して、前記第１又は第２のＦＩＦＯに書き
込む動作を行うメモリ制御回路とを備えたことを特徴と
する画像処理装置。 - 【請求項２】 前記請求項１に記載の画像処理装置にお
いて、 前記メモリ制御回路は、前記各ＦＩＦＯをＮ／２ワード
の容量のバンクに分割した際に、データのリード回路及
びライト回路がいずれのバンクにアクセスしているかに
より、前記第１又は第２のＦＩＦＯに書き込まれたデー
タ量がその容量の半分に達したか否かを判定することを
特徴とする画像処理装置。 - 【請求項３】 前記請求項１又は２に記載の画像処理装
置において、 前記Ｎは３２で、前記第１又は第２のＦＩＦＯは各々６
４ワードの容量を持ち、前記メモリ制御回路は前記メモ
リから３２ワードずつデータを読み出して、前記第１又
は第２のＦＩＦＯに書き込むことを特徴とする画像処理
装置。 - 【請求項４】 前記請求項１乃至３いずれかに記載の画
像処理装置において、 前記第１又は第２のＦＩＦＯから１８．５ＭＨｚの速度
でデータを読み出して画面効果処理を施す時、前記メモ
リ制御装置は前記メモリから６２．５ＭＨＺの速度でデ
ータを読み出して前記第１又は第２のＦＩＦＯに書き込
むことを特徴とする画像処理装置。 - 【請求項５】 前記請求項１乃至４いずれかに記載の画
像処理装置において、 前記画面効果として、ワイプ又はディゾルブの画面効果
を前記２種類のデータを用いて実施することを特徴とす
る画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10279113A JP2000113182A (ja) | 1998-09-30 | 1998-09-30 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10279113A JP2000113182A (ja) | 1998-09-30 | 1998-09-30 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113182A true JP2000113182A (ja) | 2000-04-21 |
Family
ID=17606610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10279113A Pending JP2000113182A (ja) | 1998-09-30 | 1998-09-30 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000113182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042118A (ja) * | 2000-07-24 | 2002-02-08 | Seiko Epson Corp | 汎用性を持たせた画像処理方法 |
-
1998
- 1998-09-30 JP JP10279113A patent/JP2000113182A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042118A (ja) * | 2000-07-24 | 2002-02-08 | Seiko Epson Corp | 汎用性を持たせた画像処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01201785A (ja) | グラフィックシステム | |
| US6272583B1 (en) | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths | |
| US6292807B1 (en) | Method for controlling pipelined memory access requests | |
| WO1996035992A1 (fr) | Memoire a semi-conducteurs integrant une fonction arithmetique et processeur utilisant celle-ci | |
| JP2005267148A (ja) | メモリ制御装置 | |
| JP2000113182A (ja) | 画像処理装置 | |
| KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
| JP3094346B2 (ja) | 画像メモリ装置 | |
| JP2743051B2 (ja) | 画像処理装置 | |
| JPH07182849A (ja) | Ｆｉｆｏメモリ | |
| JPS60251431A (ja) | メモリ表示装置 | |
| JPH0324844A (ja) | パケット転送方式 | |
| JP3204297B2 (ja) | Ｄｍａ転送制御装置 | |
| JPH11162157A (ja) | メモリ装置および画像生成装置 | |
| JP3349941B2 (ja) | 表示制御装置 | |
| JP3265791B2 (ja) | Ｏｈｐ用表示装置 | |
| JPH06103026A (ja) | メモリシステム | |
| JP4974127B2 (ja) | 半導体メモリ装置及び情報処理方法 | |
| JPH05224656A (ja) | 動画拡大データ転送方式 | |
| JP3610030B2 (ja) | データ処理システム | |
| JPH07152531A (ja) | Ｏｈｐ用表示装置 | |
| JP2982611B2 (ja) | 画像処理装置 | |
| JPH0223954B2 (ja) | ||
| JPH02211571A (ja) | 情報処理装置 | |
| JPS5818652B2 (ja) | ブラウン管表示制御装置 |