JPS59114658A - デ−タ記憶空間の管理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は多重レベルのデータ記憶階層に係り、更に詳細
に説明すれば、データ記憶階層の上位レベルにあるデー
タに割振られたデータ記憶空間の管理に係る。

〔発明の背景〕

周辺記憶階層は米国特許第３５６９９３８号で開示され
た仮想記憶（ａｐｐａｒｅｎｔ　５ｔｏｒｅ）を与える
ため多年にわたって用いられている。前記特許によれば
、要求時ページングシステムにおいて、キャッシュ型の
高速前部記憶（バッファ）にデータを高速記憶すること
により、周辺記憶システムが外見的に大容量を有し、そ
の上、通常の後部記憶によって与えら扛た速度よりも速
くデータへのアクセスを与えるようにすることができ、
更に後部記−億には磁気テープ記録装置及び磁気ディス
ク記録装置のような不揮発性記憶を用い、他方、前部記
憶には磁気コア記憶装置のような揮発性記憶を用いるこ
とができる。データ記憶技術の進歩によって、前部記憶
には一般に半導体型データ記憶素子が含まれる。米国特
許第３８３９７０４号によって、このような記憶階層の
別の形式が開示されている。記憶階層は安い費用ですぐ
れた性能を得ることが重要である。

記憶階層には種々の形態がある。例えば、前記米国特許
第３５６９９３８号によれば、単一の高速記憶が複数の
ユーザにサービスを与えている。

米国特許第３７５０３６０号は各々のプロセッサがそれ
自身の高速記憶、すなわちキャッシュを持ちうろことを
示している。記憶階層の性能も、所定のデータをキャッ
シュすなわち高速記憶部分に入れるのに用いられるアル
ゴリズム及び他の制御の影響を受ける。この方針に沿っ
て、米国特許第３８９８６２４号は、データを後部記憶
から前部記憶またはキャッシュ記憶に取出す時間の変更
を、使用中のＣＰＵで実行中のプログラムに従ってコン
ピュータの操作員が選択できることを示している。この
ように、キャッシュまたは記憶階層の上位レベルのある
データはＣＰＵが必要とするデータであるが、他の余分
なデータはキャッシュにないことが望ましい。この構成
によって更に有用なデータが、更に上位レベルの記憶部
分に格納される。これらの動作はどれも非常に複雑なも
のになる。従って、記憶階層の最善の管理がいかに行な
われているかを評価するため、記憶階層に関する評価プ
ログラムが用いられている。米国特許第３９６４０２８
号及び同第４０６８３０４号はこれらの目標を達成する
ため記憶階層性能の監視について開示している。その場
合においても、データの保全性を確保しながら最適性能
を向上させるため各種の記憶階層で行なわれるべき多く
のことが残されている。記憶階層に関する研究の多くは
ＣＰＵに接続されたキャッシュ及び主記憶の組合せに向
けられている。前記米国特許第３５６９９３８号によっ
て最初に示唆されたように、キャッシュ式主記憶の原理
はそのまま周辺システムにも適用することができる。も
ちろん、前記米国特許第３５６９９３８号以前にも、主
記憶は磁気テープ・ユニット及び磁気ディスク・ユニッ
トからＣＰＵへのデータのバッファまたはキャッシュと
して用いられている、すなわち主記憶はＣＰＵの作業記
憶としてだけではなく、周辺装置のバッファとしても用
いられている。

前記性能監視は使用ユニットと後部記憶の間に入れたキ
ャッシュ型バッファを常に使用することは全体のデータ
処理性能及び保全性にとって必ずしも最善の利益ではな
いことを示している。それ故、例えば、米国特許第４０
７５６８６号では、キャッシュは特殊な命令によってオ
ン、オフに切換えられ、選択的にキャッシュをバイパス
できることが開示されている。更に、順次入出力動作の
ような場合には、後部記憶はセグメントに分割され、そ
のいくつかがバイパスされていた。米国特許第４２６８
９０７号は、データ・ワードの取出しを指定するコマン
ドの場合に標識フラグが所定の状態にセットされること
を開示している。このようなフラグによって、置換回路
は後続の所定のコマンドに応答し、続いて取出されたデ
ータ・ワードについてはキャッシュをバイパスさせる。

これは、キャシュに記憶されている多数のデータ命令が
それらの実行中は置換されないようにするためである。

面白いことには、米国特許第４１８９７７０号はオペラ
ンドに対してはキャッシュをバイパスするが、命令を記
憶する場合にはキャッシュを用いることを示している。

ディスク記憶装置−直接アクセス記憶装置（ＤＡＳＤ）
と呼ぶこともある−では、データ処理のため大量のデー
タが不揮発的に保持される。前に示唆したように、ＤＡ
ＳＤをキャッシュ式にすると、ＤＡＳＤ単体よりもすぐ
れた性能とスループットを持った記憶階層が実現される
。このような性能の改善は主として、キャッシュ・ミス
の割合を減らすことによって得られる。データ記憶階層
の管理は、キャッシュで達成できるアクセス数の比率を
増加させることを目的として、キャッシュの内容を動的
に変更することを含む。このような管理はコストの面で
前部記憶の大きさを縮小する傾向があるが、データは常
にＤＡＳＤのレコード・トラックを一杯にするとは限ら
ないので、更に経費節減が可能な場合がある。要するに
、前部記憶のデータ記憶空間の利用を注意深く管理する
ことが必要である。例えば３０キロバイト以上の大きな
データ記憶空間が前部記憶に割振られても、それが常に
データ信号で一杯になるとは限らない。

どんなデータ記憶ユニットにおいても使用可能な空間の
完全な利用を保証するデータ処理装置の管理には可変長
データの記憶が含まれる。例えば、米国特許第３７３９
３５２号では、どんなビット数の範囲のオペランドでも
処理しうる、いわゆる「自由フィールド」メモリに関連
するマイクロプログラム式プロセッサが開示されている
。自由フィールド・メモリをアドレス指定するアドレス
・レジスタは、メモリ中の任意の２ビット間の境界をフ
ィールドの開始点として指定し、更にこのフィールドの
ビット数を自由フィールド・メモリの最大ビット容量ま
で指定することができる。この方法は確かに、所与のデ
ータ記憶ユニットの使用効率を最大にするように見える
が、成るデータを他のデータと置換するとき、両方のデ
ータの大きさくビット数）が同じである確率は比較的小
さい。

これは、記憶効率を維持すべき場合には、データが置換
されるごとに、メモリの記憶様式を変えなければならな
いことを意味する。従って、この方法は、多くの使用例
では、多分有益であるが、前部記憶／後部記憶のデータ
記憶階層に対しては、データ置換動作のため適用できな
い。無理に適用すると、データ断片化が生じてしまい、
複雑で時間がかかりすぎる管理方法が必要となることは
容易に想像できる。

別の米国特許第３８２４５６１号は、可変長データ要素
のグループを記憶する際に、各データ要素の特性を定義
する特性データ・セットを用いて記憶アドレスを割振る
技術を開示している。この技術はデータ・セットの２方
向の走査を必要とする。第１のパスで各々の要素の長さ
と境界に関する情報が蓄積され、次いで第２のパスで、
アドレスが各々の要素に割振られ、適切な境界整合を維
持しながらグループ内のギャップが除去される。

この技術も、置換動作が必要なデータ記憶階層を除く一
定の適用例において価値がある。周辺データ記憶階層で
要求される性能は、このような時間のかかる割振り技術
では実現できない。

米国特許第４０２７２８８号には、開始区切キャラクタ
及び終了区切キャラクタを含むキャラクタ・セットを用
いて記憶機構の最大容量まで、情報セグメントの長さを
任意する技術が開示されている。それによれば、データ
・ストリングの長さが変わるときに、データ記憶割振り
及び不使用記憶空間の再利用が自動的に行われる。この
方式は順次アクセス式の磁気テープには向いているが、
殆んどの前部記憶で使用されているランダム・アクセス
・メモリには向かない。

米国特許第４０３５７７８号は、ホスト・プロセッサの
主記憶における作業用空間の割振を開示するもので、競
合するプログラムごとに設定される作業用空間の大きさ
を調節することによって割振が最適化される。ホスト・
プロセッサが前部記憶、すなわち作業用記憶と密接な作
業関係を有するデータ記憶階層では、作業用記憶はバッ
ファとみなすことができる。この特許の技術は置換制御
にも関連し、作業用空間の割振は置換技術に従って調節
される。周辺データ記憶階層は、ホスト・プロセッサと
の柔軟結合のため、この技術を利用できない。

米国特許第４１０３３２９号では、周辺データ記憶ユニ
ットにおいて、より小さいデータ記憶を使用するため可
変長フィールドによって表わされたデータの処理が開示
されている。ビット・フィールドは普通の記憶アドレッ
シング要素及び境界において独立して処理される。この
特許は、要求されたビット・フィールドの最初のビット
を含むベース・アドレスからの要素変位を含む変位レジ
スタの初期設定を開示する。このような技術は確かに、
ホスト・プロセッサが用いる主記憶にデータをパックす
るのに適切であるが、データの量がメガバイトの範囲に
あると、複雑さ及びコストが飛躍的に増大する。従って
、この技術も周辺データ記憶階層の前部記憶を管理する
のに十分満足のゆくものではない。

更に、データ記憶装置の利用度を改善するのに用いられ
る他の技術として、ＩＢＭ　　ＴＥＣＨＮＩＣＡＬ　　
ＤＩＳＣＬＯ８ＵＲＥ　　ＢＵＬＬＥＴＩ　Ｎ、　Ｖｏ
ｌ、　１４、Ｎａ　７、Ｄｅｃｅｍｂｅｒ　１９７１　
、　ｐｐ。

１９５５−１９５７に記載されているものがある。

この論文は、各々が別個のディレクトリを有する１つの
８ＫＢ　（キロバイト）の領域及び２つの４ＫＢの領域
から成る非対称高速記憶を示す。明らかに、より小さい
データ・セットが４ＫＢの領域に記憶され、それに対し
て、より大きいデータ・セットは８ＫＢの領域に記憶さ
れる。このような技術は、比較的大きい可変長データ・
ブロック、すなわち３０ＫＢ以上のブロックがユニット
として転送されることになっている前部記憶の管理には
適合しない。Ｇａｔｅｓ他の論文”Ｍｕｌｔｉｗｏｒｄ
　ＳｉｚｅＳｔｏｒａｇｅ　”、ＩＢＭ　　ＴＥＣＨＮ
ＩＣＡＬ　　ＤＩＳＣＬＯ８ＵＲＥ　　ＢＵＬＬＥＴＩ
Ｎ、Ｖｏｌ、　１４、Ｎａ　８、Ｊａｎｕａｒｙ　　１
９６９、ｐｐ、、１０１９−１０２０では、データ・ワ
ードの大きさの相違による記憶ビットの無駄または不使
用を避けるためのデータ記憶装置の管理が示されている
。この論文の技術は、２種類の大きさを有するワードを
記憶し、未使用のディスクが生じないように記憶を交互
に行わせることにを関連する。この論文は極端に制限さ
れたデータ・フォーマット・セットの場合だけのデータ
記憶装置の管理を取上げているので、一般的な場合の記
憶装置にはあてはまらない。

データ記憶装置を最大限に利用する様々な先行技術があ
るにもかかわらず、それと同時に高い性能を維持しなが
ら比較的安い経費で大きなデータ・ユニットを処理でき
る簡単でしかも効果的な管理装置及び管理方法が必要で
ある。

〔発明の概要〕

本発明によって、データ記憶装置は所与のデータ転送に
要する最大容量よりも小さいデータ記憶容量を各々が有
する割振り可能なデータ記憶空間を有する。入力データ
転送の度ごとに、予期されたデータに対してデータ記憶
ユニットでデータ記憶空間の初期最大割振りが行なわれ
、該データは割振られたデータ記憶空間に転送される。

データ転送が終ると、割振られたデータ記憶空間のどれ
が入力データを実際には受取っていないかについて検査
が行なわれる。入力データを受取らなかったデータ記憶
空間はすべて割振りを解除され、他のデータを記憶する
のに用いることが可能になる。

表現を換えれば、データ記憶空間の最大初期割振りは最
大データ転送の大きさに従って行なわれ、データ転送が
完了すると初期割振りは実際のデータ転送の大きさに減
少されるとともに、割振られたデータ記憶空間の残りの
部分は割振を解除される。

〔詳細な説明〕

以下、図面を参照して行なわれる詳細な説明において、
同じ参照番号は図面が異なっても同じ部分及び構造特性
を示すものとする。第１図及び第２図において、中央処
理ユニット、ホスト・プロセッサ等のような１つ以上の
使用ユニット１０は、周辺接続（以下、チャネル１１と
いう）を介して記憶ディレクタ１２に接続されている。

記憶ディレクタ１２は装置インタフェース１３を介して
複数の直接アクセス記憶装置（以下、ＤＡＳＤｌ４とい
う）に適切に接続されている。キャッシュ１５はチャネ
ル１１を介してＤＡＳＤｌ　４を１つ以上の使用ユニッ
ト１０に選択的に接続する。キャッシュ１５に記憶され
たデータへのアクセスはディレクトリ１６を介して行な
われる。使用ユニット１０はＤＡＳＤｌ４の識別された
アドレスを用いて、前部記憶としてのキャッシュ１５及
び後部記憶としてのＤＡＳＤｌ４を含む記憶サブシステ
ムへのデータ・アクセスを要求する。前記アドレスは、
ディレクトリ１６に記憶されているとき、キャッシュ１
５に記憶されたデータを参照し、ＤＡＳＤｌ４を参照せ
ずにデータ・アクセス要求を満足することができる。記
憶システムの動作は制御記憶１８と処理ユニット１９を
含むプログラム式プロセッサ１７の制御の下に行なわれ
る。制御記憶１８は、処理ユニット１９がキャッシュ１
５、ディレクトリ１６及びＤＡＳＤｌ４を適切に制御で
き、使用ユニット１０との通信を容易にするためのプロ
グセラムを記憶する。記憶されたプログラムに応答して
プログラム式プロセッサ１７によって実行される機能の
大部分はこのような記憶システムにおける周知のもので
あるので詳細な説明は行なわれない。

ディレクトリ１６は、後に第５図に関連して詳細に説明
するように、複数のレジスタ（ディレクトリ・レジスタ
）を有し、その各々にはＤＡＳＤアドレス（セクション
２０）が記憶されており、キャッシュ１５のアドレス可
能部分に現在記憶されているデータを記憶する予定にな
っているか、または実際に記憶しているＤＡＳＤ１４の
アドレスを識別する。キャッシュＩ５の記憶場所は各々
のディレクトリ・レジスタのセクション２２に含まれた
キャッシュ・アドレス・ポインタＰ１によって指示され
るか、またはディレクトリ１６のどのレジスタがＤＡＳ
Ｄアドレス２０を記憶しているかによって指示されるこ
とがある、すなわちディレクトリ・レジスタのアドレス
がキャッシュ１５のアドレス可能データ記憶空間に写像
される。

本発明に従って、ディレクトリ１６にあるＤＡＳＤアド
レス２０によって指された、ＤＡＳＤＩ４のデータ記憶
トラック２１のデータ記憶容量よりも小さい容量を有す
る、割振り可能なデータ記憶空間（単一のユニットとし
て割振られるアドレス可能データ記憶レジスタのセット
）がキャッシュ１５に含まれる。キャッシュ１５の割振
り可能なデータ記憶空間の容量はむしろ、データ記憶ト
ラック２１の最大容量の整約数である。本発明の説明の
場合、キャッシュ１５の割振り可能なデータ記憶空間は
ＤＡＳＤ１４のトラック容量の３分の１の容量であケ。

従って、キャッシュ１５に記憶された完全なりＡＳＤト
ラックの内容をアドレス指定するには、３つのキャッシ
ュ・アドレスが必要である。このアドレス指定はキャッ
シュ１５の割振り可能なデータ記憶空間２３を識別する
ディレクトリ１６のセクション２２でアドレス・ポイン
タＰ１を得て、ＤＡＳＤ１４のトラックの第１の３分の
１の部分を記憶することによって行なわれる。割振り可
能なデータ記憶空間２３はその中の、Ｊ＼空間２４及び
２６に一対のポインタＰ２及びＰ３を有している。ＤＡ
ＳＤ１４のＰ２はＤＡＳＤ１４のトラックの第２の３分
の１の部分を記憶する割振り可能なデータ記憶空間２５
を指すアドレスを含み、Ｐ３はトラックの第３の３分の
１の部分を記憶する割振り可能なデータ記憶空間２７を
指すアドレスを含む。このように、キャッシュ１５の３
つの割振り可能なデータ記憶空間は１つのトラックのデ
ータ内容を記憶するように連結されている。キャッシュ
１５の前記複数の割振り可能なユニットの数は３と異な
る数であってもよく、またポインタＰ２及びＰ３のよう
な追加ポインタはディレクトリ１６によって指された最
初の割振り可能なデータ記憶空間２３に記憶される代り
に、ディレクトリ１６のセクション２２にポインタＰ１
と一緒に記憶されてもよい。ポインタＰ２、Ｐ３をキャ
ッシュ１５内に記憶することはディレクトリ１６の構造
を簡略化するが、後に明らかになるように、データ転送
をセット・アップするためキャッシュ１５にもう１つの
アクセスを必要とする。

本発明により、キャッシュ１５がデータを使用ユニット
１０またはＤＡＳＤ１４から受取ることになっていると
き、プログラム式プロセッサ１７はキャッシュ１５が受
取るデータの範囲の指示を受けない。すなわち、それは
１トラック全部のデータのこともあり、または１トラッ
ク全部よりも少ないデータのこともある。従って、キャ
ッシュ１５はデータを受取る予定になるごとにキャッシ
ュ１５の３つの割振り可能なデータ記憶空間が転送され
て来るデータに割振られる。この割振に続いて、データ
転送が生じる。データ転送が終了すると、プログラム式
プロセッサ１７は、２３．２５または２７のような割振
られたデータ記憶空間の中のどれが実際にデータを受取
って記憶したかを検査する。そしてデータを受取らなか
ったデータ記憶空間は、適切なポインタをＯにすること
によって割振を解除され、アドレス指定されたばかりの
ＤＡＳＤ１４の１へラックに関連しないデータの再割振
りのために使用可能になる。このように、キャッシュ１
５のデータ記憶空ｎｆＪの管理によって、より多くのト
ラック数が比較的小さいキャッシュ容量によってキャッ
シュ１５に有効に記憶され、経費が削減できる。言い換
えれば、同じ大きさのキャッシュ１５が用いられる場合
、より多数のアドレス可能なりＡ−８Ｄ１４のデータ記
憶トラックの内容がキャッシュ１５に記憶可能であるか
ら。

性能が改善される。もちろん、キャッシュ１５は多数の
割振り可能なデータ記憶空間２８及び２９（省略記号で
示す）を有する。

単一のアドレス可能なデータ記憶トラックからキャッシ
ュ１５の関連しない複数のセグメントまたはデータ記憶
空間へのデータの分散は、高速データ転送を伴なうとき
は、すばやい連結及び若干の緩衝を必要とする。キャッ
シュ１５の入出力データ信号の流れをよくするため一１
第１図及び第２図に示すように、複数の５ＳＡＲ（シス
テム記憶アドレス・レジスタ）３０が設けられる。５Ｓ
ＡＲ−０は、割振られたデータ記憶空間２３をアクセス
するための準備としてディレクトリ１６からポインタＰ
１を受取る。５ＳＡＲ−１及び５ＳＡＲ−２はそれぞれ
、割振られたデータ記憶空間２３の空間２４及び２６か
らポインタＰ２及びＰ３を受取る。この動作によって後
続するデータ転送の準備は完了する。第４図は複数のア
ドレス・レジスタがいかに迅速に複数のアドレス可能な
データ記憶空間を連結して高速データ信号バーストを受
取れるかを示す。

データ・アクセス要求を受取るごとに、プログラム式プ
ロセッサ１７はディレクトリ１６を検査して関連する割
振り可能なデータ記憶空間が使用ユニット１０から受取
ったＤＡＳＤアドレスに割振られているかどうかを決定
する。一致がない場合には、参照番号３５に示すように
キャッシュ・ミスが生じる。このようなキャッシュ・ミ
スによって、後に詳細に説明するように、ＤＡＳＤ１４
からキャッシュ１５へのデータ昇格を生じることがある
。このようなキャッシュ・ミスによって処理ユニット１
９は制御記憶１８をアクセスしてプログラム３６を実行
し、ＤＡＳＤ、１４からキャッシュ１５へのデータ転送
を生じることがある。更に、キャッシュ書込ヒツト−デ
ータが使用ユニット１０からキャッシュ１５に転送され
ることを意味するーは、矢印３７で示すように、プログ
ラム式プロセッサ１７でプログラム３６を実行させ、キ
ャッシュ１５にホスト（使用ユニット１０）からのデー
ター最大ｌトラック全部のデータを含むことがあり、そ
の範囲はもちろん、現在はデータ記憶システムに知られ
てはいない−を受取る準備をさせる。このようなホスト
書込では、ホスト・データはできればＤＡＳＤ１４に同
時に書込まれた方がよい。

いずれにせよ、キャッシュ１５がオーバーランせずにデ
ータを受取り得るように、プログラム式プロセッサ１７
はプログラム３６に応答してプログラム４０を実行し、
１つのＤＡＳＤトラック容量をキャッシュ１５に割振り
、必要に応じてポインタＰ１．Ｐ２及びＰ３をセットす
る。例えばキャッシュ１５のデータ記憶空間がそれまで
に割振られていない場合、キャッシュ１５の３つのデー
タ記憶空間が割振られ、対応するポインタが生成される
。他方、１つのデータ記憶空間だけが現在割振られてい
る場合には、後に、第３図に関連して詳細に説明される
ように、更に２つのデータ記憶空間が割振られ、対応す
るポインタが生成される。プログラム４０の実行が完了
すると、プログラム式プロセッサ１７はプログラム４１
を実行する。これは状況により、実際にホスト（使用ユ
ニット１０）またはＤＡＳＤ１４からキャッシュ１５へ
のデータ転送を生じる。データ転送が終了すると、プロ
グラム式プロセッサ１７はプログラム４２を実行してキ
ャッシュ１５に転送されたデータの最後のバイトの終了
アドレスを検査する。この検査によって、割振られたデ
ータ記憶空間のどれが実際にはデータを受取らなかった
かを識別する。すなわち、終了アドレスの検査によって
、３つの割振られたデータ記憶空間のどれが最後にデー
タを受取ったかが決定される。次に、プログラム式プロ
セッサ１７はプログラム４３を実行して、データ転送の
ために行なわれたキャッシュ割振のうち未使用のものを
割振り解除する。もちろん、プログラム３６及び４３の
実行の前とその後に、データ記憶サブシステムに通常存
在する他のプログラム４４が実行されるが、本発明の理
解には関係がないので、その詳細は省略する。

プログラム４０おいて、プログラム式プロセッサ１７が
キャッシュ１５に存在するデータを置換えることが要求
されることがあり、自由な、すなわち末剤振りのデータ
記憶空間を識別する必要がある。この動作は、第５図に
関連して説明されるデータ記憶空間で通常用いられるＬ
　ＲＵ　（ｌｅａｓｔｒｅｃｅｎｔｌｙ　ｕｓｅｄ）置
換制御リスト（以下、ＬＲＵ４７という）によって行な
われる。ＬＲＵ４７は割振り可能なデータ記憶空間の識
別を含む。従って、プログラム式プロセッサ１７がプロ
グラム４０を実行することによって、ＭＲＵ−ＬＲＵプ
ログラム４６が使用され、ＬＲＵ４７を走査してデータ
記憶空間を割振る。もし割振り可能なデータ記憶空間が
十分に存在すれば、これらの空間はこれ以上の動作を伴
なわずに割振られる。しかしながら、もし割振り可能な
データ記憶空間が存在しなければ、プログラム式プロセ
ッサ１７は既知の置換方法を用いる置換プログラム４５
を使用して、割振られたデータ記憶空間のうちで置換さ
れるべき空間にあるデータをＤＡＳＤ１４に転送する。

ＤＡＳＤ１４がキャッシュ１５と同時に更新されるので
あれば、キャッシュ１５の空間は、ＤＡＳＤ１４への事
前置換データ転送を伴なわずに、到来するデータに対し
即座に再割振りされる。このように、キャッシュ１５は
常に、昇格されたデータで満たすことができる。プログ
ラム４８によってプログラム式プロセッサ１７は既知の
方法を用いてキャッシュ１５をアクセスするので、プロ
グラム４８の詳細は省略する。

第２図は２つの記憶ディレクタ１２を用いた本発明の良
好な実施例を示す。各々の記憶ディレクタ１２は複数の
チャネル・アダプタ５０を含む。

これらのチャネル・アダプタはまた個々にＣＡＡ乃至Ｃ
ＡＤ　（数は４でなくてもよい）と呼ばれ、複数のチャ
ネル１１を介してそれぞれの記憶ディレクタ１２を複数
の使用ユニット１０に接続する。

各々の記憶ディレクタ１２には、通常、記憶ディレクタ
機能を実行するコンピュータ・プログラムを含む制御記
憶１８を有する処理ユニット１９が含まれている。第２
図は論理構造、すなわち制御記憶１８にあるプログラム
の実行によって処理ユニット１９で実現される機能を示
す。プログラム式プロセッサ１７には、使用ユニット１
０が供給した周辺コマンドを受取って評価する「アドレ
ス及びコマンド評価器ＪＡＣＥ５２を構成するプログラ
ムが含まれ°る。このような機能はまた、現在、全世界
的に広く販売されている非キャッシュ式ＤＡＳＤの記憶
ディレクタで実行されており、第１図の「他のプログラ
ム４４」の一部分である。プログラム式プロセッサ１７
にはまた、周知のＤＡＳＤアクセス及び制御機能を実行
するためＤＡＳＤ１４への装置コマンドを与えるほか、
Ａ　ＣＥ　５２によって評価、解読されたコマンドに応
答して使用ユニット１０とＤＡＳＤ　１４の間のデータ
転送を制御する間接アクセス制御ＤＡＣ５３のプログラ
ムが含まれている。ＤＡＣ５３には、ＤＡＳＤ１４のア
クセス及び使用ユニツ１〜１０とＤＡＳＤ１４の間のデ
ータ転送に関連して「他のプログラム４４」に含まれた
ＤＡＳＤ１４をナクセスする既知のプログラム、ならび
にプログラム４１が含まれている。プログラム式プロセ
ッサ１７は更に、キャッシュ１５をアクセスするキャッ
シュ・アクセス制御のプログラムＣＡＣ３４を含んでい
る。各々のＤＡＳＤ１４に対して１つずつ設けられるＣ
Ｄラッチ５９はそれぞれ、ＤＡＣ５３及びＣＡＣ３４に
よってアクセスされ、キャッシュ１５またはＤＡＳＤ１
４に直接アクセスすべきかどうかが決定されるとともに
、キャッシュ・ミスの場合には前記ラッチがＤにセット
される。記憶ディレクタ１２からＤＡＳＤ１４への接続
は、既知の装置アダプタ及びデータ・フロー設計技術を
用いて構成されているＤＡＳＤ回路５５を介して行なわ
れる。キャッシュ１５は、５ＳＡＲ３０などのアドレス
及びアクセス要求を生成する回路を含む記憶回路５６を
介してアクセスされる。キャッシュ１５は大容量のラン
ダム・アクセス記憶（以下、システム記憶５７と呼ぶ）
の一部分である。

キャッシュ１５は同時に且つ独立してＤＡＳＤＩ４及び
ホスト（使用ユニットＩＯ）とともにデータ転送を処理
できることが望ましい。キャッシュ１５のディレクトリ
１６及びＬＲＵ４７もシステム記憶５７に記憶されてい
る。更に、どの使用ユニット１０も記憶ディレクタ１２
にコマンドを与えて、データをキャッシュ１５に固定さ
せておくことかで六る。すべての固定されたトラックは
キャッシュ固定リスト６０−ディレクトリ１６内に記憶
されているが、分り易くするため別個に示されている−
に記録され、キャッシュ１５に記憶されたどのデータが
キャッシュ１５に残るべきかが両方の記憶ディレクタ１
２に指示される。このような固定データは置換プログラ
ム４５によるキャッシュ１５の空間の再割振りを阻止す
るためＬＲＵ４７には記入されない。

複数のＤＡＳＤ１４がコントローラ６５−一個々にＤＣ
Ａ乃至ＤＣＤと呼ばれる−を介して記憶ディレクタ１２
に接続されている、いわゆるディシイ・ストリング配列
を介してＤＡＳＤ１４へのアクセスが行なわれる。各々
の記憶ディレクタ１２はディシイ・チェーン装置接続（
装置インタフェース１３）を介してコントローラ６５に
接続する。既知の放射状接続設計が用いられることもあ
る６本発明に従って第２図に示されたシステムの動作は
第３図に示された計算機動作の流れ図を参照することに
よって最もよく理解される。

第３図のステップ７０でプログラム式プロセッサ１７は
記憶アクセス要求を受取る。この要求はＡＣＥ５２で既
知の方法を用いて、解読、評価される。ステップ７１で
、プログラム式プロセッサ１７のＤＡＣ５３部分は、受
取った記憶アクセス要求においてアドレス指定されたＤ
ＡＳＤ１４に関連するＣＤラッチ５９　（第２図）を検
査し、キャッシュ１５、またはキャッシュ１５を除外し
てＤＡＳＤ１４だけのどちらがアクセスされることにな
っているかを決定する。直接アクセスの場合には、ＤＡ
ＳＤ１４はステップ７２で、普通のＤＡＳＤアクセス方
法を用いてアクセスされる。キャッシュ・アクセスの場
合には、ステップ７３で、プログラム式プロセッサ１７
はディレクトリ１６を探索し、受取った記憶アクセス要
求（Ｉ１０コマンド）で要求されたトラックがキャッシ
ュ１５に割振られた空間を有するかどうかを決定する。

これに関連して、いくつかのコマンドはキャッシュ１５
を除外してＤＡＳＤ１４への直接接続を要求する点が注
目される。従って、このような工１０コマンドを検出す
ると、ＡＣＥ５２は、アドレス指定されたＤＡＳＤ１４
のＣＤラッチ５９を直接モードｒＤＪにセットする。こ
のようなＩ１０コマンドの例としてＤＡＳＤ１４の再較
正がある。

探索コマンドはディレクトリ１６内でキャッシュ１５ア
クセスについて実行することができる。すなわち、この
コマンドはＤＡＳＤ１４に関連しない仮想方式で実行さ
れる。良好な実施例では、ブイレフ１−リ１６はトラッ
クにあるレコードを個々゛　　には識別せず、トランク
だけを識別するが、もちろん本発明はこれに限定されな
い。

ディレクトリ１６のｇｆＦ４が終了すると、ステップ７
４で、プログラム式プロセッサ１７はキャッシュ・ヒツ
トが生じたかどうかを決定する。キャッシュ・ヒツトが
生じた場合、ステップ７４Ａで、プログラム式プロセッ
サ１７は受取ったＤＡＳＤ１４のアドレスによって識別
されたディレクトリ１６のレジスタのセクション２２に
記憶されたＰｌを５ＳＡＲ−０に転送し、次いでＰ２及
びＰ３をそれぞれの記憶場所から５ＳＡＲ−１及び５Ｓ
ＡＲ−２にそれぞれ転送する。

ステップ７５で記憶ディレクタ１２はキャッシュ１５を
検査して、アクセスされるレコードがキャッシュ１５に
記憶されている（レコード・ヒツト）かどうかを決定す
る。アドレス指定されたレコードがキャッシュ１５にあ
る（レコード・ヒツトがイエスである）場合、後続する
データ転送をうまく完了するのに追加セグメントはなく
てもよい。次にステップ７６で、実行されるデータ転送
動作の種類が検査される。読取動作Ｒ（ホストへのデー
タ転送）の場合は、ステップ７７で記憶ディレクタ１２
は要求されたデータをキャッシュ１５から要求元のホス
ト（使用ユニツｈｌＯ）に転送する。この転送で動作が
完了すると記憶ディレクタＩ２はパス７８を介して他の
データ処理動作に移ることができる６書込動作Ｗ（ホス
トからのデータ転送）の場合は、ステップ８０で、記憶
ディレクタ１２はホストから受取ったコマンドを検査し
、書込はフォーマット書込（ＤＡＳＤ１４だけのアクセ
スが要求される）か、または他の書込形式（キャッシュ
１５への書込み可）が要求されているかを決定する。フ
ォーマット書込の場合、ステップ８１で、記憶ディレク
タ１２はキャッシュ１５におけるデータ記憶空間の割振
りを解除し、受取ったデータをＤＡＳＤ１４に転送する
。ステップ８０で非フォーマット書込（フォーマット＝
０）の場合は、ステップ８２で、記憶ディレクタ１２は
データを要求元のホスト（使用ユニット１０）から、キ
ャッシュ１５及びＤＡＳＤ１４のアドレス指定されたデ
ータ記憶領域に転送する。このように、キャッシュ１５
とＤＡＳＤ１４は常に同じデータの同一コピーを保有す
る。ステップ８１及び８２から、記憶ディレクタ１２は
パス７８を介して他のデータ処理動作に進む。この動作
はキャッシュにおける完全な１１〜ラツクよりも小さい
割振り（部分トラック割振り）が連続するデータ転送を
処理することを可能にする。

ステップ７５で、記憶ディレクタ１２がアドレス指定さ
れたレコードを発見しない（レコード・ヒツトがノーで
ある）場合、さし迫ったキャッシュへのデータ転送のた
め、追加セラメン１−が後続するデータ転送に割振られ
ることがある。ステップ８５で、記憶ディレクタ１２は
Ｐ２及びＰ３の値を検査する。いずれか一方または双方
のポインタがＯである（キャッシュ１５で対応する空間
が割振られていない）場合、ステップ８６で、記憶ディ
レクタ１２は、前に説明したように、トラックに対する
追加セグメントを割振った後、キャッシュ１５にデータ
を転送するためステップ８７に進む。ステップ８７のデ
ータ転送は、ホストがらＤＡＳＤ１４及びキャッシュ１
５への書込、ＤＡＳＤ１４からキャッシュ１５及びホス
トへの読取、またはＤＡＳＤ１４からキャッシュ１５へ
のデータ・ステージング動作である。

転送後の機械動作として、記憶ディレクタ１２はキャッ
シュ１５を検査し、３つの割振られたセグメントの中の
どれが完了したばかりのデータ転送から実際にデータを
受取ったかを決定する。ステップ８８で、記憶ディレク
タ１２は後に説明するセグメント・カウンタ１２９（第
４図）を検査し、１．２または３の値−それぞれ、１つ
、２つまたは３つの割振られたセグメント（ＰＩ、Ｐ２
、Ｐ３に対応する）が実際にデータを受取って現在記憶
していることを示す−を確認する。Ｋ＝１の場合、ステ
ップ９０で、記憶ディレクタ１２はセグメント２及び３
（それぞれ、ＸＭ及びＹＭとも呼ばれる）を識別してＬ
ＲＵリス１〜に挿入し、これらのセグメントが割振りに
使用できるようにする。ステップ９１で、対応するポイ
ンタＰ２及びＰ３は０にセットされる。ステップ８８で
に＝２の場合、記憶ディレクタ１２はステップ９２及び
９３で、第３のセグメントＹＭをＬＲＵリス１〜に挿入
してポインタＰ３をＯにセットする。

ステップ８８でに＝３の場合、記憶ディレクタ１２は、
３・つのセグメン１へすべてがデータを受取って現在記
憶していることを知るので、パス７８を介して直接化の
データ処理動作に進む。また、ステップ９１及び９３か
らもパス７８に進む。

ステップ７４でキャッシュ・ミス（ヒツト＝０）の場合
、記憶ディレクタ１２はステップ９５及び９６で、キャ
ッシュ１５にある３つのセグメント（ＸＹ、ＸＭ、ＹＭ
）を後続するデータ転送のために割振るとともに、それ
ぞれの５ＳＡＲ０，１及び２に対応するポインタＰ１、
Ｐ２及びＰ３をセラ１−する。そして、記憶ディレクタ
１２は、前に説明したように、ステップ８７で実行され
るデータ転送動作に進む。

ディレクトリ１６の１つの実施例では、ディレクトリ１
６にあるレジスタの各々はキャッシュ１５の１つ空間２
８（第１図）に対応している。それ故、セクション２２
は関連空間のキャッシュ１５における開始アドレスも（
ベース＋オフセット・アドレッシングを用いて）指示す
るディレクトリ１６内のレジスタ・アドレスなしで済ま
される。

そして割振は適切なりＡＳＤアドレスをレジスタのセク
ション２０に挿入することから成る。アドレスＸＭ及び
ＹＭはそれぞれポインタＰ２及びＰ３となり、アドレス
ＸＹに対応するデータ記憶空間２３の中の空間２４及び
２６に記憶される。これらの最後の２つのポインタに対
してはディレクトリ１６に変更がないことに注目された
い。所与のレジスタが常にキャッシュ１５の１つデータ
記憶領域に関連する上述のディレクトリ構造の場合、ア
ドレスＰ２及びＰ３はそれぞれのポインタｈす・レジス
タに挿入され、Ｐ２及びＰ３のレジスタはＬＲＵ４７か
ら落とされる。以上で、後続するデータ転送のためのポ
インタのセツＩ〜アップは完了する。

第４図は本発明とともに使用可能なキャッシュ１５のア
ドレッシング回路を示す。ＤＡＳＤ１４との間のデータ
転送の場合のデータ経路１００はキャッシュ１５から記
憶回路５６を介してＤＡＳＤ回路５５に達する。データ
経路はまた、第２図に示すように、使用ユニット１０と
の間のデータ転送のためチャネル・アダプタ５０に達す
る。キャッシュ１５、チャネル・アダプタ５０及びＤＡ
ＳＤ回路５５の間のデータ転送は、既知の設計で且つ現
にＤＡＳＤ記憶システムにおいて使用されている普通の
自動データ転送回路の制御下にある。

このような自動転送制御回路は第４図で記憶回路５６の
一部分である自動制御１０１として示されている。プロ
グラム式プロセッサ１７は適切な開始信号をライン１０
２を介して自動制御１０１に供給する。５ＳＡＲ３０に
はアドレス・バス１１０．１１１及び１１２を介してそ
れぞれプログラム式プロセッサ１７から受取った適切な
アドレスＰ１、Ｐ２及びＰ３がロードされているものと
する。プログラム式プロセッサ１７からアドレス・レジ
スタへのこのようなローディングはよく知られている。

自動制御１０１は、開始信号を受取ると直ちに、キャッ
シュ１５のアクセス制御信号をライン１０３を介してキ
ャッシュ１５に供給する。

その結果、キャッシュ１５は後に説明するように、キャ
ッシュ内のデータ記憶レジスタをアクセスするアドレス
を受取る。ライン１０３上のアクセス制御信号は、動作
がキャッシュからの読取動作であるか、またはキャッシ
ュへの書込動作であるかの指示を運ぶ。多くのキャッシ
ュ１５は、リフレッシュ・サイクルをデータ・アクセス
・サイクルの間にはさんでいる。キャッシュ１５は、１
組のデータ信号をデータ経路１００を介して転送するご
とに、ライン１０４を介して自動制御１０１に１動作サ
イクルを指示する。自動制御１０１は所与の数のデータ
信号をキャッシュ１５とＤＡＳＤ１４またはホスト（使
用ユニット１０）との間で転送するため既知の方法でプ
リセットされている。

データ信号がキャッシュ１５に書込まれつつあるとき、
自動制御１０１は受取られる信号数を知らなくてもよい
。この場合、もう１つの信号がライン１０２を介して供
給されて自動制御１０１をオフにし、ライン１０３上の
信号を取除く。例えば、ホストからキャッシュ１５への
データ転送において、Ｉ　８Ｍ３７０インタフエース・
アーキテクチャを用いてホストは、データ転送の終了を
指示する、いわゆるＣＯＭＭＡＮＤ　　ＯＵＴ　　Ｉ１
０タグ信号を送ることがある。このようなＩ１０タグ信
号によってプログラム式プロセッサ１７はもう１つの信
号をライン１０２に送り、自動制御１０１にデータ転送
の終了を指示する。内部的に自動制御１０１による、ま
たは外部的に受取ったコマンドによるデータ転送の終了
はライン１０５を介して供給される終了信号によってプ
ログラム式プロセッサ１７に指示される。

キャッシュＩ５の動作サイクルごとに、自動制御１０１
はライン１１５を介してアドレス増分信号を出す。アド
レス増分信号はプログラム式プロセッサ１７からバス１
３０を介して受取った５ＳＡＲアドレスによって選択さ
れた１つの５ＳＡＲ３０にだけ与えられる。複数のアド
レス・レジスタのアドレス指定はよく知られているので
その説明は省略する。Ｐｌ、Ｐ２及びＰ３がロードされ
ると、プログラム式プロセッサ１７から受取った５ＳＡ
Ｒアドレス信号は５ＳＡＲ−０を選択する。

デコーダ１３１はアドレス信号を解読し、ＡＮＤ回路イ
ネーブル信号をライン１３２を介してＡＮＤ回路１１６
及び１２０に供給する。ＡＮＤ回路１１６はライン１１
５上のアドレス増分信号を５ＳＡＲ−０に送って５ＳＡ
Ｒ−０に含まれているアドレスを増分する。アドレスを
減分する場合も同様に行なわれる。５ＳＡＲ−０が増分
されるごとに、１組のアドレス信号がＡＮＤ回路１２０
に供給され、更にアドレス・バス１２３を介してキャッ
シュ１５に転送され、データ転送のためキャッシュ１５
のアドレス指定されたデータ記憶空間内の次のデータ記
憶場所が選択される。

キャッシュ１５の１つのデータ記憶空間内のアドレス可
能なデータ記憶場所のすべてにわたって５ＳＡＲ−０が
カウントし終ったとき、５ＳＡＲ−０はキャリ信号をラ
イン１２６からＯＲ回路１２５に供給し、セグメント・
カウンタ１２９を増分する。２にのデータ記憶場所（ｋ
は整数）を有するセグメントをカウントするセラメン１
−・カウンタ１２９はライン１４０を介してプログラム
式プロセッサ１７から受取ったりセラ１へ信号によって
０にプリセットされている。セグメント・カウンタ１２
９は信号「０」をライン１４１を介してデコーダ１３１
に供給し、受取った５ＳＡＲ−０アドレス信号を解読回
路に送ってライン１３２にＡＮＤ回路イネーブル信号を
生じさせる。セラメン１〜・カウンタ１２９は、５ＳＡ
Ｒ−０のキャリ信号によって増分されると、信号「１」
をライン１４２を介してデコーダ１３１に供給する。

デコーダ１３１は受取った５ＳＡＲアドレスに１を加え
ることにより、ライン１３２のＡＮＤ回路イネーブル信
号を除去して新しいＡＮＤ回路イネーブル信号をライン
１３３を介して供給することができる。この信号は５Ｓ
ＡＲ−１に関連するＡＮＤ回路１１７及び１２】をイネ
ーブルする。

ＡＮＤ回路１１７によってライン１１５上のアドレス増
分信号は５ＳＡＲ−１を増分し、次いで、アドレス信号
がＡＮＤ回路１２１を介してキャッシュ１５に供給され
る。同様に、５ＳＡＲ−１はそのキャリ信号をライン１
２７を介してＯＲ回路１２５に供給してセグメント・カ
ウンタ１２９のカウントを増分し、信号「２Ｊがライン
１４３を介してデコーダ１３１に供給される。それによ
って、デコーダ］、　３１は受取った５ＳＡＲアドレス
に２を加え、ＡＮＤ回路イネーブル信号はライン１３４
を介して、５ＳＡＲ−２に関連するＡＮＤ回路１１８及
び１２２に送られる。５ＳＡＲ−２はアドレス増分信号
を受取ってキャッシュ・データ記憶場所の信号をキャッ
シュ１５に供給し、かくして３番目のデータ記憶空間が
続いて起る動作でアドレス指定される。

セグメント・カウンタ１２９によるカウントは２にの大
きさのセグメントに制限されない。セグメント・サイズ
・レジスタを備えることによって、セグメント・カウン
タ１２９は任意の大きさを有するセグメント、または大
きさが可変のセグメントをカウントできるが、簡略化の
ためには２にの大きさのセグメントの方が望ましい。

第４図の省略記号１４７で示すように、更に多数のＳＳ
Ａ、Ｒ３０が設けられることがあることを認識する必要
がある。その場合、より多くの記憶アドレス・レジスタ
の中の任意の３レジスタが本発明に従ってキャッシュ１
５の動作を順序づけるのに用いられることがある。従っ
て、省略記号１４８に示すように、同程度に多数のＡＮ
Ｄ回路イネーブル・ラインがある。いずれにしても、Ｐ
ｌを受取る最初の記憶アドレス・レジスタはプログラム
式プロセッサ１７によって通常の方法で選択される。プ
ログラム式ブイセッサ１７は次に、キャッシュ１５内の
連続的にアクセスされるデータ記憶空間２８の連結され
たアドレスのシーケンスを開始するＰ１アドレスをどの
５ＳＡＲが受取ったかを指示する。従って、可変数のデ
ータ記憶空間２８を用いて異なった大きさのアドレス空
間からのデータ信号を受取ることができる。例えば、２
種類のＤＡＳＤ１４が記憶ディレクタ１２に接続されて
いる場合、２つの異なる大きさのデータ転送単位（２つ
のＤＡＳＤトラックのデータ内容は異なる数の記憶デー
タ・ビットを有する）が含まれることがある。最初のＤ
ＡＳＤ１４に対しては、例えば、３つのデータ記憶空間
２８が連結され、より大きくて新らしいＤＡＳＤ、１４
に対しては、キャッシュ１５の中の５個のデータ記憶空
間２８が用いられる。後者の場合、データ受取りのため
に適切な数のデータ記憶空間２８が選択されるように、
各々のＤＡＳＤ装置アドレスとデータ転送単位の大きさ
とを関係付けるテーブル（図示せず）が記憶ディレクタ
１２に設けられる。ＤＡＳＤ１４には、１／３単位また
はｌ／４単位で別々にアドレス可能なトラックと、１単
位でのみアドレス可能なトラックとを両方とも含むもの
がある。

その場合も本発明の原理が同様に適用できる。もちろん
、セグメント・カウンタ１２９はそれに応じて調整され
なければならない。

データ記憶空間２８の割振り解除を行なうため、セグメ
ント・カウンタ１２９は、現在のデータ転送動作のシー
ケンスでアクセスされたセグメントの数をバス１４５を
介して供給する。第３図のステップ８８で、セグメント
・カウンタ１２９の値が決定される。

第５図はディレクトリ１６の動作を例示している。ディ
レクトリ１６は複数のレジスタを含み、その各々はキャ
ッシュ１５のデータ記憶空間２８の１つだけに独特の関
連を有する。ディレクトリ１６へのアクセスは、プログ
ラム式プロセッサ１７を介して使用ユニット１０からバ
ス１５０に受取ったＤＡＳＤアドレスに基づいて行なわ
れる。

ハツシュ回路１５１は受取ったＤＡＳＤアドレスを周知
のハツシュ・クラスに分析、解剖する。特定のデータ記
憶システムのすべてのＤＡＳＤ１４のアドレス・ベース
全体はトラック数、装置数及びＤＡＳＤシリンダ数（シ
リンダは１つの放射状の区域またはアドレスにおける全
レコード・トラックである）に従って複数のクラスに分
けられる。

各々のハツシュ・クラスはＳ　Ｉ　Ｔ　（分散インデッ
クス表）１５２に単一のレジスタを有する。ハツシュ回
路１５１の出力は５ＩＴ１５２において１つのレジスタ
だけをアドレス指定する。５ＩＴＩ５２は、所与のＳＩ
Ｔレジスタについて定義されたハツシュ・クラスに属す
るＤＡＳＤアドレスをセクション２０に有するディレク
トリ・レジスタのアドレスを記憶している。このアドレ
スは矢印】５４で示すように供給され、ディレクトリ１
６の中の指示されたレジスタを選択する。各々のディレ
クトリ・レジスタ内にハツシュ・ポインタ１５５があり
、同じハツシュ・クラス内のＤＡＳＤアドレスを含む次
のディレクトリ・レジスタを指す。このようなディレク
トリ・レジスタの連鎖されたリストにある最後のディレ
クトリ・レジスタは全Ｏ１すなわち連鎖終了であること
を示す特別コードを含む。従って、ディレクトリ・レジ
スタを走査する場合には、プログラム式プロセッサ１７
はハツシュ回路１５１を活動化して５ＩＴ１５２からデ
ィレクトリ・レジスタをアクセスし、比較回路１５７で
最初のディレクトリ・レジスタのセクション２０に含ま
れたＤＡＳＤアドレスとバス１５０に受取ったＤＡＳＤ
アドレスとを比較する。両者が一致する場合はライン１
５８上の信号で示すようにキャッシュ・ヒツトが生じて
いる。

実施例では、ライン１５８はプログラム式プロセッサ１
７内における３６のようなプログラムの中の論理バスで
ある。ライン１５９によって不一致が示された場合、ハ
ツシュ・ポインタ１５５が読取られ、そのハツシュ・ポ
インタが指すディレクトリ・レジスタ中のＤＡＳＤアド
レスが同じ方法で比較される。このサイクルは両ＤＡＳ
Ｄアドレスが一致してキャッシュ・ヒツトを表わすか、
またはＥＯＣ（連鎖終了）が生じるまで反復される。

ＥＯＣの場合は、ライン１６０で示すように、キャッシ
ュ・ミスが生じる。

ディレクトリ１６を構成するディレクトリ・レジスタの
各々はセクション２２にＰ１ポインタを含む。前に述べ
たように、ディレクトリ・レジスタの実際のアドレスは
直線的にデータ記憶領域２８に関連していてもよいが、
Ｐｌをセクション２．２に保持しておけば、ディレクト
リ１６の構造とキャッシュ１５の構成の間に特定の関係
を持つ必要はない。

ＬＲＵ４７もディレクトリ１６内に存在する。

ディレクトリ１６のレジスタの各々は、キャッシュ１５
において現レジスタが指すデータ記憶空間の１つ前に使
用されたデータ記憶空間に対応するディレクトリ・レジ
スタを指すポインタＬＲＵＰを含むセクション１６７を
有する。同様に、セクション１６８はより最近に使用さ
れたデータ記憶空間に対応するディレクトリ・レジスタ
を指すボインクＭＰＵＰを有する。従って、セクション
１６７及び１６８はブイレフ１〜す・レジスタの２重リ
ンク・リストを構成し、それによって各データ記憶空間
がどれ位前に使用されたかを示す。最も　−前に使用さ
れたデータ記憶空間はＬＲＵＰセクション１６７に特殊
コードで表わされ、最後に使用されたデータ記憶空間は
ＭＲＵＰセクション１６８に特殊コードで表わされる。

プログラム式プロセッサ１７の制御記憶１８はいわゆる
ＬＲＵアンカ１６５及びＭＲＵアンカ１６６を有する。

ＬＲＵアンカ１６５は最も前に使用されたディレクトリ
・レジスタのアドレスを含み、ＭＲＵアンカ１６６は最
後に使用されたデータ記憶空間に対応するディレクトリ
・レジスタを指す。２重リンク・リストのセクション１
６７、ｊ６８及びアンカ１６５．１６６の更新はよく知
られているので説明を省略する。第３図のステップ９１
または９３に示すように、Ｐ２またはＰ３がＯにセット
されると、プログラム式プロセッサ１７は対応するキャ
ッシュ１５のセグメントを解放する（Ｆビット１７１を
１にセットする）ことによってセクション１６７．１６
８の２重リンク・リストを更新し、リンク・リストのＬ
ＲＵ末尾部分に解放されたセグメントを再リンクする。

更に、ＤＡＳＤ１４がキャッシュ１５のデータ更新と同
時に更新されないときは、ＬＲＵ４７は対応するデータ
記憶空間２８のステータス標識を含む。Ｍビット１７０
によって、対応するデータ記憶空間２８のデータ内容が
使用ユニット１０によって変更されたかどうかが表示さ
れる。Ｍビット１７０が０のときは、対応するデータ記
憶空間の割振り解除が可能である。Ｍビット１７０が１
に等しい（キャッシュ１５のデータが変更されている）
ときは、対応するデータ記憶空間２８のデータ内容がＤ
ＡＳＤ１４の関連データ記憶領域に移された後に、対応
するデータ記憶空間の再割振りが可能になる。ＤＡＳＤ
１４とキャッシュ１５が同時に更新されるときは、Ｍビ
ット１７０は使用されずに済む。Ｆビット１７１はデー
タ記憶空間２８が自由（未開振り）であって割振りに使
用できるかどうかを指示する。第３図のステップ８１及
び９５に関連して説明されたＬＲＵ走査はＬＲＵアンカ
１６５が指示したディレクトリ・レジスタによって始ま
り、２重リンク・リスト（セクション１６７及び１６８
）を用いて１に等しいＦビット１７１のレジスタを走査
する。自由なデータ記憶空間を発見しない場合には、０
に等しいＭビット１７０の走査が次に行われる。もちろ
ん、各々のディレクトリ・レジスタは省略記号１７５で
示すよう・に追加の制御情報を含む。

【図面の簡単な説明】

第１図は本発明に従うデータ記憶システムの概略及びプ
ログラムの流れを示すブロック図、第２図は第１図に示
す技術を周辺データ記憶階層に適用したブロック図、 第３図は第２図の動作を示す流れ図、 第４図は記憶回路５６の詳細を示すブロック図、第５図
はディレクトリ１６の詳細を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 割振り可能な多数のデータ記憶空間を有するデータ記憶
   ユニットにおいて、 書込み要求に応答して使用可能な複数のデータ記憶空間
   を割振り、該複数のデータ記憶空間へ順次にデータを書
   込み、該複数の記憶空間のうちでデータを書込まれなか
   ったデータ記憶空間の割振りを解除して他の書込み要求
   に対する再割振りを可能にすることを特徴とするデータ
   記憶空間の管理方法。