JPS6095656A - 仮想空間の拡張方式 - Google Patents
仮想空間の拡張方式Info
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- JPS6095656A JPS6095656A JP58202049A JP20204983A JPS6095656A JP S6095656 A JPS6095656 A JP S6095656A JP 58202049 A JP58202049 A JP 58202049A JP 20204983 A JP20204983 A JP 20204983A JP S6095656 A JPS6095656 A JP S6095656A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主プロセツサと副プロセツサからなるマスク
・スレーブ型の仮想記憶方式の計算機において、主プロ
セツサに仮想アドレスの拡張部を格納するレジスタ及び
単一仮想記憶モードと多重仮想記憶モードとの切シ換を
行うモード・フラグを設け、単一仮想記憶モードの拡張
機能を用いて多重仮想記憶モードによる仮想空間の拡張
を行い得るようにした仮想空間の拡張方式に関するもの
である。
・スレーブ型の仮想記憶方式の計算機において、主プロ
セツサに仮想アドレスの拡張部を格納するレジスタ及び
単一仮想記憶モードと多重仮想記憶モードとの切シ換を
行うモード・フラグを設け、単一仮想記憶モードの拡張
機能を用いて多重仮想記憶モードによる仮想空間の拡張
を行い得るようにした仮想空間の拡張方式に関するもの
である。
第１図は単一仮想アドレス空間の拡張を説明する図、第
２図は多重仮想アドレス空間の拡張を説明する図である
。図において、工と１′は基本仮想アドレス空間、２と
２′は拡張仮想アドレス空間を示す。
２図は多重仮想アドレス空間の拡張を説明する図である
。図において、工と１′は基本仮想アドレス空間、２と
２′は拡張仮想アドレス空間を示す。
仮想記憶方式の計算機は、実メモリ以上の大きな空間を
仮想空間としてソフトウェア・Ｏ８（オペレーティング
・システム）に与えることができるが、近年、業務が多
様化し、Ｏ８が多機能になるにつれ、その大きな仮想空
間でさえ狭くなｐつつある０そこで、仮想空間の拡張が
望まれている。
仮想空間としてソフトウェア・Ｏ８（オペレーティング
・システム）に与えることができるが、近年、業務が多
様化し、Ｏ８が多機能になるにつれ、その大きな仮想空
間でさえ狭くなｐつつある０そこで、仮想空間の拡張が
望まれている。
仮想空間の拡張は、第１図に示すように、基本仮想アド
レス空間１から拡張仮想アドレス空間２へ、単一仮想ア
ドレス空間として拡張する方法（単一仮想記憶方式）と
、第２図に示すように、基本仮想アドレス空間１′から
拡張仮想アドレス空間２′へ、多重仮想アドレス空間と
して拡張する方法（多重仮想記憶方式）とがある。
レス空間１から拡張仮想アドレス空間２へ、単一仮想ア
ドレス空間として拡張する方法（単一仮想記憶方式）と
、第２図に示すように、基本仮想アドレス空間１′から
拡張仮想アドレス空間２′へ、多重仮想アドレス空間と
して拡張する方法（多重仮想記憶方式）とがある。
単一仮想アドレス空間の拡張は、仮想アドレスそのもの
の拡張を必要とし、多重仮想アドレス空間の拡張は、空
間番号の新設とその管理を必要とする。又、多重仮想ア
ドレス空間の拡張の場合は、Ｏ８中核等、どの空間に対
しても共通に使われる個所Ａ、Ｂがあるため、その管理
も必要になる。
の拡張を必要とし、多重仮想アドレス空間の拡張は、空
間番号の新設とその管理を必要とする。又、多重仮想ア
ドレス空間の拡張の場合は、Ｏ８中核等、どの空間に対
しても共通に使われる個所Ａ、Ｂがあるため、その管理
も必要になる。
拡張前のソフトウェアやＯ８をなるべく生かして仮想空
間（Ｖ ８ ； Ｖｉｒｔｕａｌ Ｓｔｏｒａｇｅ ）
の拡張を行おうとすると、多重仮想記憶方式による仮想
空間の拡張の方がはるかに容易である。それは、単一仮
想記憶方式で仮想空間を拡張しようとすると、仮想アド
レスのピット幅を拡張することにな９、計算機のアーキ
テクチャを見直し、時にはＯ８も全部見直さねばならな
いためである。ところが、第２図をみれば明らかなよう
に、多重仮想記憶方式による仮想空間の拡張は、各空間
の共通部Ａ１Ｂのため、拡張した空間外のすべてが拡張
空間として使用できるわけではない上、さらに空間の切
替え等のオーバーヘッドも大きくなる。従って、有効な
仮想空間の拡張及び該オーツく−ヘッドの解消という点
から考えると、単一仮想アドレス空間の拡張の方が良く
、いずれの方式にも一長一短７５五ネ、ヌ、。
間（Ｖ ８ ； Ｖｉｒｔｕａｌ Ｓｔｏｒａｇｅ ）
の拡張を行おうとすると、多重仮想記憶方式による仮想
空間の拡張の方がはるかに容易である。それは、単一仮
想記憶方式で仮想空間を拡張しようとすると、仮想アド
レスのピット幅を拡張することにな９、計算機のアーキ
テクチャを見直し、時にはＯ８も全部見直さねばならな
いためである。ところが、第２図をみれば明らかなよう
に、多重仮想記憶方式による仮想空間の拡張は、各空間
の共通部Ａ１Ｂのため、拡張した空間外のすべてが拡張
空間として使用できるわけではない上、さらに空間の切
替え等のオーバーヘッドも大きくなる。従って、有効な
仮想空間の拡張及び該オーツく−ヘッドの解消という点
から考えると、単一仮想アドレス空間の拡張の方が良く
、いずれの方式にも一長一短７５五ネ、ヌ、。
本発明は、上記の考察に基づくものであって、相反する
性質をもつ２種の仮想空間の拡張の方式に対し、まず、
簡単に拡張できる多重仮想記憶方式を実施し、次に頃合
を見て単一仮想記憶方式を同じ計算機ノ・−ドウエア上
で実現し得る方式を提供し、特に、主プロセツサと副プ
ロセツサからなるマスク・スレーブ型のマルチプロセッ
サにおいて、単一仮想記憶方式の拡張機構を用いて多重
仮想記憶方式による仮想空間の拡張もできるようにした
仮想空間の拡張方式を提供することを目的とするもので
ある。
性質をもつ２種の仮想空間の拡張の方式に対し、まず、
簡単に拡張できる多重仮想記憶方式を実施し、次に頃合
を見て単一仮想記憶方式を同じ計算機ノ・−ドウエア上
で実現し得る方式を提供し、特に、主プロセツサと副プ
ロセツサからなるマスク・スレーブ型のマルチプロセッ
サにおいて、単一仮想記憶方式の拡張機構を用いて多重
仮想記憶方式による仮想空間の拡張もできるようにした
仮想空間の拡張方式を提供することを目的とするもので
ある。
そのために本発明の仮想空間の拡張方式は、主プロセツ
サと副プロセツサからなるマスク・スレーブ型の仮想記
憶方式の計算機において、主プロセツサに仮想アドレス
の拡張部を格納するレジスタ及び単一仮想記憶モードと
多重仮想記憶モードとの切シ換えを行うモード・フラグ
を設け、上言己モード・フラグが単一仮想記憶モードを
示す場合には、上記レジスタに主プロセツサ用の拡張単
一仮想アドレスの拡張部を格納して該レジスタを主プロ
セツサの拡張単一仮想アドレスの拡張部とみなすと共に
、゛副プロセッサから送出される仮想アドレスはそのま
ま拡張単一仮想アドレスとみなし、上記モード・フラグ
が多重仮想記憶モードを示す場合には、上記レジスタに
多重仮想空間の番号を格納し、主プロセツサも副プロセ
ツサも上記レジスタを仮想アドレスの拡張部として拡張
仮想アドレスを生成し、単一仮想記憶モードの拡張機構
を用いて多重仮想記憶モードによる仮想空間の拡張を唇
い得るようにしたことを特徴とするものであり、さらに
は、実アドレス変換機構に参赤秦欅悴多重仮想記憶モー
ドのときのみ有効となる各空間の共通部を示すビットを
設けたことを特徴とするものである。
サと副プロセツサからなるマスク・スレーブ型の仮想記
憶方式の計算機において、主プロセツサに仮想アドレス
の拡張部を格納するレジスタ及び単一仮想記憶モードと
多重仮想記憶モードとの切シ換えを行うモード・フラグ
を設け、上言己モード・フラグが単一仮想記憶モードを
示す場合には、上記レジスタに主プロセツサ用の拡張単
一仮想アドレスの拡張部を格納して該レジスタを主プロ
セツサの拡張単一仮想アドレスの拡張部とみなすと共に
、゛副プロセッサから送出される仮想アドレスはそのま
ま拡張単一仮想アドレスとみなし、上記モード・フラグ
が多重仮想記憶モードを示す場合には、上記レジスタに
多重仮想空間の番号を格納し、主プロセツサも副プロセ
ツサも上記レジスタを仮想アドレスの拡張部として拡張
仮想アドレスを生成し、単一仮想記憶モードの拡張機構
を用いて多重仮想記憶モードによる仮想空間の拡張を唇
い得るようにしたことを特徴とするものであり、さらに
は、実アドレス変換機構に参赤秦欅悴多重仮想記憶モー
ドのときのみ有効となる各空間の共通部を示すビットを
設けたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第３図は単一仮想記憶を実現する計算機の構成例を示す
図、第４図は拡張単一仮想空間のイメージを示す図、第
５図は本発明の１実施例を説明する図、第６図はｖＳモ
ード・フラグに応じた仮想空間のイメージを示す図、第
７図は本発明の他の実施例構成を示す図である。図にお
いて、３は拡張アドレス・レジスタ、４は主プロセツサ
の基本仮想アドレス部、５は副プロセツサの仮想アドレ
ス部、６と７はマルチプレクサ、８はＴＬＢ、９と１０
は比較器、１１はオア回路、１２は■Ｓモード・フラグ
、１３はナンド回路、１４はアンド回路を示す。
図、第４図は拡張単一仮想空間のイメージを示す図、第
５図は本発明の１実施例を説明する図、第６図はｖＳモ
ード・フラグに応じた仮想空間のイメージを示す図、第
７図は本発明の他の実施例構成を示す図である。図にお
いて、３は拡張アドレス・レジスタ、４は主プロセツサ
の基本仮想アドレス部、５は副プロセツサの仮想アドレ
ス部、６と７はマルチプレクサ、８はＴＬＢ、９と１０
は比較器、１１はオア回路、１２は■Ｓモード・フラグ
、１３はナンド回路、１４はアンド回路を示す。
第３図において、説明を簡単にするため、ページ・サイ
ズは２ＫＢ （キロ・バイト）のみとし、仮想アドレス
の下位１１ビツトをページ内アドレスとする。又、Ｔ
Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄ
ｅＢｕｆｆｅｒ：実アドレス変換機構）８は、２にエン
トリのダイレクト・マツピング方式とし、仮想アドレス
のページ内アドレスを除いた下位１１ビツトで索引され
る。ＴＬＢ８の各エントリには、基本ロジカル部と拡張
ロジカル部があシ、基本ロジカル部は、ＴＬＢ索引時、
仮想アドレスのうちページ内アドレスとＴＬＢ索引アド
レスとを除いた上位２ピツトと比較される。基本仮想ア
ドレスは、２４ビツトとし、１６ＭＢ（メガ・バイト）
の容量とする。従って、基本ロジカル部と比較する２ピ
ツ）、ＴＬＢ索引アドレスに使われる１１ビツト、及び
ページ内アドレスの１１ビツトの計２４ビットが基本仮
想アドレスとなっている。主プロセツサは、基本仮想ア
ドレス部４に対して２４ビツトしか送出能力がないが、
拡張できるよう拡張アドレスｍビットを格納する拡張ア
ドレス・レジスタ（ＥＶＡ）３を付加し、計量＋２４ビ
ツトまで仮想アドレスを拡張できるようにする。又、副
プロセツサの方は、主プロセツサのように、拡張アドレ
ス・レジスタを使わなくとも、仮想アドレス部５に対し
最初からｍ＋２４ビツトの仮想アドレスを送出するよう
に設計されているとする。各７’ ｏ セッサの拡張ア
ドレス部ｍビットは、基本ロジカル部の比較と同時に、
ＴＬＢ８の拡張ロジカル部ｍビットと比較されるとする
。比較器９と１０は、不一致のとき論理「１」になるも
のとする。
ズは２ＫＢ （キロ・バイト）のみとし、仮想アドレス
の下位１１ビツトをページ内アドレスとする。又、Ｔ
Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄ
ｅＢｕｆｆｅｒ：実アドレス変換機構）８は、２にエン
トリのダイレクト・マツピング方式とし、仮想アドレス
のページ内アドレスを除いた下位１１ビツトで索引され
る。ＴＬＢ８の各エントリには、基本ロジカル部と拡張
ロジカル部があシ、基本ロジカル部は、ＴＬＢ索引時、
仮想アドレスのうちページ内アドレスとＴＬＢ索引アド
レスとを除いた上位２ピツトと比較される。基本仮想ア
ドレスは、２４ビツトとし、１６ＭＢ（メガ・バイト）
の容量とする。従って、基本ロジカル部と比較する２ピ
ツ）、ＴＬＢ索引アドレスに使われる１１ビツト、及び
ページ内アドレスの１１ビツトの計２４ビットが基本仮
想アドレスとなっている。主プロセツサは、基本仮想ア
ドレス部４に対して２４ビツトしか送出能力がないが、
拡張できるよう拡張アドレスｍビットを格納する拡張ア
ドレス・レジスタ（ＥＶＡ）３を付加し、計量＋２４ビ
ツトまで仮想アドレスを拡張できるようにする。又、副
プロセツサの方は、主プロセツサのように、拡張アドレ
ス・レジスタを使わなくとも、仮想アドレス部５に対し
最初からｍ＋２４ビツトの仮想アドレスを送出するよう
に設計されているとする。各７’ ｏ セッサの拡張ア
ドレス部ｍビットは、基本ロジカル部の比較と同時に、
ＴＬＢ８の拡張ロジカル部ｍビットと比較されるとする
。比較器９と１０は、不一致のとき論理「１」になるも
のとする。
又、ＴＬＢ８の各エントリには、従来からあるエントリ
の無効を示すインバリッド・ビットＬがあシ、比較器９
．１０の出力と論理和をとってＴＬＢフォルトを検出し
ている。マルチプレクサ６と７は、主プロセツサがＴＬ
Ｂ８を索引するときは主プロセツサの拡張アドレス・レ
ジスタ３と基本仮想アドレス部４を選択し、副プロセツ
サがＴＬＢ８を索引するときは副プロセツサの仮想アド
レス部５を選択する。この機構は、従来１６ＭＢの基本
単一仮想空間で動作していたものを、仮想アドレスをｍ
ビット拡張することにより、２ｍＸ１６ＭＢの拡張単一
仮想空間で動作するようにしたものである。仮想空間の
拡張のイメージは、第４図に示すようになる。基本単一
仮想空間で動作する場合、つまシ、第１図に示す従来の
モードで動作する場合は、拡張アドレス・レジスタ３、
副プロセツサの拡張アドレス部及び拡張ロジカル部にオ
ールＯをセットしておけばよい。
の無効を示すインバリッド・ビットＬがあシ、比較器９
．１０の出力と論理和をとってＴＬＢフォルトを検出し
ている。マルチプレクサ６と７は、主プロセツサがＴＬ
Ｂ８を索引するときは主プロセツサの拡張アドレス・レ
ジスタ３と基本仮想アドレス部４を選択し、副プロセツ
サがＴＬＢ８を索引するときは副プロセツサの仮想アド
レス部５を選択する。この機構は、従来１６ＭＢの基本
単一仮想空間で動作していたものを、仮想アドレスをｍ
ビット拡張することにより、２ｍＸ１６ＭＢの拡張単一
仮想空間で動作するようにしたものである。仮想空間の
拡張のイメージは、第４図に示すようになる。基本単一
仮想空間で動作する場合、つまシ、第１図に示す従来の
モードで動作する場合は、拡張アドレス・レジスタ３、
副プロセツサの拡張アドレス部及び拡張ロジカル部にオ
ールＯをセットしておけばよい。
次に、このままのハードフェアで多重仮想記憶モードを
、つまシ、１６ＭＢの仮想記憶空間が第２図に示すよう
に横に並ぶ仮想空間の拡張をサポートする場合は、主プ
ロセツサが仮想アドレスを送出するときには拡張アドレ
ス・レジスタ３にそのときの空間番号をセットし、副プ
ロセツサが仮想アドレスを送出するときには、その拡張
アドレス部に空間番号をセットすると共に、拡張ロジカ
ル部にそのエントリの属する空間番号をセットし″てお
く。
、つまシ、１６ＭＢの仮想記憶空間が第２図に示すよう
に横に並ぶ仮想空間の拡張をサポートする場合は、主プ
ロセツサが仮想アドレスを送出するときには拡張アドレ
ス・レジスタ３にそのときの空間番号をセットし、副プ
ロセツサが仮想アドレスを送出するときには、その拡張
アドレス部に空間番号をセットすると共に、拡張ロジカ
ル部にそのエントリの属する空間番号をセットし″てお
く。
しかしこの方式では、成る空間で動作している場合、主
プロセツサの拡張アドレス・レジスタ３と副プロセツサ
の拡張アドレス部は同じ値でよいにも拘らず、プロセッ
サが異なるために２元管理となる。又、副プロセツサが
最□初から拡張部まで基本部と連続してアドレス計算を
行うものであれば、アクセスするたびに、拡張部がアド
レス計算によるキャリー等のため、値が変っていないか
を確かめ、変更されているときは、拡張部だけもとの値
の空間番号にセットしなおさなければならない。特にこ
の提案のように、主プロセツサの仮想アドレスが、拡張
アドレス・レジスタ３と連動していない構成のときは、
ソフトウェア・Ｏ８の実行は、主プロセツサでなく、は
とんど副プロセツサが行い、主プロセツサは、入力装置
の割込みや副プロセツサの制御など、システム制御を担
当する。従って、上述のように副プロセツサがアドレス
計算するたびに拡張部をチェックするのでは、大きな性
能低下を招く。又、上述の２元管理にしても、制御が複
雑にな９、好ましくない、というような問題がある。
プロセツサの拡張アドレス・レジスタ３と副プロセツサ
の拡張アドレス部は同じ値でよいにも拘らず、プロセッ
サが異なるために２元管理となる。又、副プロセツサが
最□初から拡張部まで基本部と連続してアドレス計算を
行うものであれば、アクセスするたびに、拡張部がアド
レス計算によるキャリー等のため、値が変っていないか
を確かめ、変更されているときは、拡張部だけもとの値
の空間番号にセットしなおさなければならない。特にこ
の提案のように、主プロセツサの仮想アドレスが、拡張
アドレス・レジスタ３と連動していない構成のときは、
ソフトウェア・Ｏ８の実行は、主プロセツサでなく、は
とんど副プロセツサが行い、主プロセツサは、入力装置
の割込みや副プロセツサの制御など、システム制御を担
当する。従って、上述のように副プロセツサがアドレス
計算するたびに拡張部をチェックするのでは、大きな性
能低下を招く。又、上述の２元管理にしても、制御が複
雑にな９、好ましくない、というような問題がある。
そこで、第３図に示すよう々単一仮想記憶の拡張を考え
ている計算機に対し、大幅な性能低下や上述の２元管理
のような複雑な制御もなく、ソフトウェアやＯ８の移行
が比較的系な多重仮想記憶方式を実現するハードウェア
を提供する本発明の１実施例を示したのが第５図である
。
ている計算機に対し、大幅な性能低下や上述の２元管理
のような複雑な制御もなく、ソフトウェアやＯ８の移行
が比較的系な多重仮想記憶方式を実現するハードウェア
を提供する本発明の１実施例を示したのが第５図である
。
第５図に示す計算機は、第３図に示す計算機に多重仮想
記憶機能を持たせるため、若干のノ・−ドウエアを追加
したものであシ、それはＶＳモード・フラグ１２である
。ｖＳモード・フラグ１２は、ここでは１０１のとき単
一仮想記憶モードを示し、＋１１のとき多重仮想記憶モ
ードを示すことになる。■Ｓモード・フラグ１２は、マ
ルチプレクサ７の制御にも関係していて、＋０１のとき
は第２図に示すマルチプレクサと同様の動作をするが、
１１１のときは副プロセツサがＴＬＢ８を索引するとき
でも拡張アドレス部は拡張アドレス・レジスタ３を選択
する。つま、！ｌ）、ＶＳモード・フラグが１１１のと
き、即ち多重仮想記憶モードのときは、拡張アドレスと
して常に拡張アドレス・レジスタ３を選択する。これは
、拡張アドレス・レジスタ３に、現動作中の空間番号を
セットし、拡張ロジカル部にそのエントリの属する空間
番号を入れておき、ＴＬＢ索引時、現空間番号（拡張ア
ドレス・レジスタ３の内容）と拡張ロジカル部から出て
きたそのエントリの属する空間番号とを比較し、異ガっ
ていれば、ＴＬＢ％フォルトを生ぜしめるためである。
記憶機能を持たせるため、若干のノ・−ドウエアを追加
したものであシ、それはＶＳモード・フラグ１２である
。ｖＳモード・フラグ１２は、ここでは１０１のとき単
一仮想記憶モードを示し、＋１１のとき多重仮想記憶モ
ードを示すことになる。■Ｓモード・フラグ１２は、マ
ルチプレクサ７の制御にも関係していて、＋０１のとき
は第２図に示すマルチプレクサと同様の動作をするが、
１１１のときは副プロセツサがＴＬＢ８を索引するとき
でも拡張アドレス部は拡張アドレス・レジスタ３を選択
する。つま、！ｌ）、ＶＳモード・フラグが１１１のと
き、即ち多重仮想記憶モードのときは、拡張アドレスと
して常に拡張アドレス・レジスタ３を選択する。これは
、拡張アドレス・レジスタ３に、現動作中の空間番号を
セットし、拡張ロジカル部にそのエントリの属する空間
番号を入れておき、ＴＬＢ索引時、現空間番号（拡張ア
ドレス・レジスタ３の内容）と拡張ロジカル部から出て
きたそのエントリの属する空間番号とを比較し、異ガっ
ていれば、ＴＬＢ％フォルトを生ぜしめるためである。
この機能によシ、副プロセツサの拡張アドレス部はいつ
も自動的に拡張アドレス・レジスタ３に置き換えられる
ため、副プロセツサは、空間を意識せず、基本仮想アド
レス空間として動作していればよく、空間の切換えは、
主プロセツサが制御すればよいことに在る。多重仮想記
憶モードのとき、各空間の共通部についてはＴＬＢフォ
ルトが起こυ得るが、共通部は、Ｏ８の中核等が入るた
め、ＴＬＢエン） ＩＪになくても必ず実記憶上に存在
するようソフトウェアやＯ８で管理しているため、新し
いエントリをセットしなおせば動作できる。
も自動的に拡張アドレス・レジスタ３に置き換えられる
ため、副プロセツサは、空間を意識せず、基本仮想アド
レス空間として動作していればよく、空間の切換えは、
主プロセツサが制御すればよいことに在る。多重仮想記
憶モードのとき、各空間の共通部についてはＴＬＢフォ
ルトが起こυ得るが、共通部は、Ｏ８の中核等が入るた
め、ＴＬＢエン） ＩＪになくても必ず実記憶上に存在
するようソフトウェアやＯ８で管理しているため、新し
いエントリをセットしなおせば動作できる。
■Ｓモード・フラグがＩＯ＋のときの仮想空間のイメー
ジを示したのが第６図（ａ）であシ、＋１１のときの仮
想空間のイメージを示したのが第６図（ｂ）である。第
６図（ｂ）において、ＡとＢは、共通領域を示す。
ジを示したのが第６図（ａ）であシ、＋１１のときの仮
想空間のイメージを示したのが第６図（ｂ）である。第
６図（ｂ）において、ＡとＢは、共通領域を示す。
第７図は本発明の他の実施例構成を示し、第３図に示す
計算機に、ＶＳモード・フラグ１２の他ＴＬＢ８のコモ
ン・ビット（Ｃ）とナンド回路１３とアンド回路１４と
を追加したものである。ＴＬＢ８のコモン・ピッ） （
Ｃ）は、多重仮想記憶モードの場合に、ナンド回路１３
とアンド回路１４で空間番号の比較を無視するようにす
る。これは、Ｏ８の中核等が、格納されている共通部に
ついては空間番号が異なってもＴＬＢフォルトとしない
ためにある。
計算機に、ＶＳモード・フラグ１２の他ＴＬＢ８のコモ
ン・ビット（Ｃ）とナンド回路１３とアンド回路１４と
を追加したものである。ＴＬＢ８のコモン・ピッ） （
Ｃ）は、多重仮想記憶モードの場合に、ナンド回路１３
とアンド回路１４で空間番号の比較を無視するようにす
る。これは、Ｏ８の中核等が、格納されている共通部に
ついては空間番号が異なってもＴＬＢフォルトとしない
ためにある。
第５図の実施例と較べると、多重仮想記憶モードのとき
、共通部に対し、空間番号の違いによるＴＬＢフォルト
が生じないため、オーバーヘッドが少ない。このナンド
回路１３とアンド回路１４よシなる回路は、同じ効果を
もたらすものであれば、変形してどのように構成しても
よいことはいうまでもない。
、共通部に対し、空間番号の違いによるＴＬＢフォルト
が生じないため、オーバーヘッドが少ない。このナンド
回路１３とアンド回路１４よシなる回路は、同じ効果を
もたらすものであれば、変形してどのように構成しても
よいことはいうまでもない。
以上の説明から明らかなように、本発明によれば、主プ
ロセツサによる拡張アドレスの一元管理ができ、副プロ
セツサの拡張アドレス部の空間番号確認がなく、多重仮
想記憶モードで動作することになシ、単一仮想記憶を実
現する計算機であフながら、多重仮想記憶も実現するこ
とができ、従来の欠点がすべて解消される。
ロセツサによる拡張アドレスの一元管理ができ、副プロ
セツサの拡張アドレス部の空間番号確認がなく、多重仮
想記憶モードで動作することになシ、単一仮想記憶を実
現する計算機であフながら、多重仮想記憶も実現するこ
とができ、従来の欠点がすべて解消される。
第１図は単一仮想アドレス空間の拡張を説明する図、第
２図は多重仮想アドレス空間の拡張を説明する図、第３
図は単一仮想記憶を実現する計算機の構成例を示す図、
第４図は拡張単一仮想空間のイメージを示す図、第５図
は本発明の１実施例構成を示す図、第６図はＶＳモード
・フラグに応じた仮想空間のイメージを示す図、第７図
は本発明の他の実施例構成を示す図である。 １と１′・・・基本仮想アドレス空間、２と７・・・拡
張仮想アドレス空間、３・・・拡張アドレス・レジスタ
、４・・・主プロセツサの基本仮想アドレス部、５・・
・副プロセツサの仮想アドレス部、６と７・・・マルチ
プレクサ、８・・・ＴＬＢｌ ９と１０・・・比較器、
１１・・・オア回路、１２・・・ＶＳモード・フラグ、
１３′・・・ナンド回路、１４・・・アンド回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
２図は多重仮想アドレス空間の拡張を説明する図、第３
図は単一仮想記憶を実現する計算機の構成例を示す図、
第４図は拡張単一仮想空間のイメージを示す図、第５図
は本発明の１実施例構成を示す図、第６図はＶＳモード
・フラグに応じた仮想空間のイメージを示す図、第７図
は本発明の他の実施例構成を示す図である。 １と１′・・・基本仮想アドレス空間、２と７・・・拡
張仮想アドレス空間、３・・・拡張アドレス・レジスタ
、４・・・主プロセツサの基本仮想アドレス部、５・・
・副プロセツサの仮想アドレス部、６と７・・・マルチ
プレクサ、８・・・ＴＬＢｌ ９と１０・・・比較器、
１１・・・オア回路、１２・・・ＶＳモード・フラグ、
１３′・・・ナンド回路、１４・・・アンド回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (2)
- （１） 主プロセツサと副プロセツサからなるマスク・
スレーブ型の仮想記憶方式の計算機において、主プロセ
ツサに仮想アドレスの拡張部を格納するレジスタ及び単
一仮想記憶モードと多重仮想記憶モードとの切シ換えを
行うモード・フラグを設け、上記モード・フラグが単一
仮想記憶モードを示す場合には、上記レジスタに主プロ
セツサ用の拡張単一仮想アドレスの拡張部を格納して該
レジスタを主プロセツサの拡張単一仮想アドレスの拡張
部とみなすと共に、副プロセツサから送出される仮想ア
ドレスはそのまま拡張単一仮想アドレスとみなし、上記
モード・フラグが多重仮想記憶モードを示す場合には、
上記レジスタに多重仮想空間の番号を格納し、主プロセ
ツサも副プロセツサも上記レジスタを仮想アドレスの拡
張部として拡張仮想アドレスを生成し、単一仮想記憶モ
ードの拡張機構を用いて多重仮想記憶モードによる仮想
空間の拡張を行い得るようにしたことを特徴′とする仮
想空間の拡張方式。 - （２）主プロセツサと副プロセツサからなるマスク・ス
レーブ型の仮想記憶方式の計算機において、主プロセツ
サに仮想アドレスの拡張部を格納するレジスタ及び単一
仮想記憶モードと多重仮想記憶モードとの切り換えを行
うモード・フラグを設け、実アドレス変換機構に多重仮
想記憶モードのときのみ有効となる各空間の共通部を示
すビットを設け、上記モード・フラグが単一仮想記憶モ
ードを示す場合には、上記レジスタに主プロセツサ用の
拡張単一仮想アドレスの拡張部を格呻して該レジスタを
主プロセツサの拡張単一仮想アドレスの拡張部とみなす
と共に、副プロセツサから送出される仮想アドレスはそ
のまま拡張単一仮想アドレスとみなし、上記モード・フ
ラグが多重仮想記憶モードを示す場合には、上記レジス
タに多重仮想空間の番号を格納し、主プロセツサも副プ
ロセツサも上記レジスタを仮想アドレスの拡張部として
拡張仮想アドレスを生成し、単一仮想記憶モードの拡張
機構を用いて多重仮想記憶モードによる仮想空間の拡張
を行い得るようにしたことを特徴とする仮想空間の拡張
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202049A JPS6095656A (ja) | 1983-10-28 | 1983-10-28 | 仮想空間の拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202049A JPS6095656A (ja) | 1983-10-28 | 1983-10-28 | 仮想空間の拡張方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095656A true JPS6095656A (ja) | 1985-05-29 |
| JPS6341101B2 JPS6341101B2 (ja) | 1988-08-15 |
Family
ID=16451083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202049A Granted JPS6095656A (ja) | 1983-10-28 | 1983-10-28 | 仮想空間の拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179663U (ja) * | 1986-04-30 | 1987-11-14 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH075305A (ja) * | 1993-04-19 | 1995-01-10 | Keiwa Shoko Kk | 光拡散シート材 |
-
1983
- 1983-10-28 JP JP58202049A patent/JPS6095656A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179663U (ja) * | 1986-04-30 | 1987-11-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341101B2 (ja) | 1988-08-15 |
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