JPS60225951A - 拡張仮想記憶空間の記憶保護方式 - Google Patents
拡張仮想記憶空間の記憶保護方式Info
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- JPS60225951A JPS60225951A JP59082413A JP8241384A JPS60225951A JP S60225951 A JPS60225951 A JP S60225951A JP 59082413 A JP59082413 A JP 59082413A JP 8241384 A JP8241384 A JP 8241384A JP S60225951 A JPS60225951 A JP S60225951A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、計算機における仮想記憶空間の記憶保護方式
に関し、特に拡張単一仮想記憶空間と多重仮想記憶空間
とに切り替えて共用できる記憶保護機構の方式に関する
。
に関し、特に拡張単一仮想記憶空間と多重仮想記憶空間
とに切り替えて共用できる記憶保護機構の方式に関する
。
仮想配憶方式の計算機は、実メモリ以上の大きな空間を
アドレス空間として、ソフトウェアやＯ８に与えること
ができるため、近年盛んに使用されており、そして処理
対象の大規模化にともない。
アドレス空間として、ソフトウェアやＯ８に与えること
ができるため、近年盛んに使用されており、そして処理
対象の大規模化にともない。
さらに大きなアドレス空間の確保のために仮想アドレス
空間の拡張が望まれている。
空間の拡張が望まれている。
仮想空間の拡張は、単一仮想アドレス空間として拡張す
る方式と、多重仮想アドレス空間として拡張する方式が
ある。
る方式と、多重仮想アドレス空間として拡張する方式が
ある。
第１５図は前者の単一仮想アドレス空間として拡張する
方式を示し、Ａは基本仮想アドレス空間、Ｂはアドレス
方向に拡張された単一の拡張仮想アドレス空間を表して
いる。この方式では仮想アドレスのピント幅の拡張にな
るため、計算機のアーキテクチ＋を見直し１時にはＯ８
も全部見直す必要がある。しかし、すでにビット幅に余
裕を持たせである計算機ならば、比較的その対応は容易
である。
方式を示し、Ａは基本仮想アドレス空間、Ｂはアドレス
方向に拡張された単一の拡張仮想アドレス空間を表して
いる。この方式では仮想アドレスのピント幅の拡張にな
るため、計算機のアーキテクチ＋を見直し１時にはＯ８
も全部見直す必要がある。しかし、すでにビット幅に余
裕を持たせである計算機ならば、比較的その対応は容易
である。
第２図は後者の多重仮想アドレス空間として拡張する方
式を示し、Ａは基本仮想アドレス空間。
式を示し、Ａは基本仮想アドレス空間。
Ｃはアドレス空間を多重化した拡張仮想アドレス空間、
Ｄ、Ｅは空間の共通部を表している。この方式では、従
来のソフトウェアおよびＯ８がそのまま使用できるが空
間番号の新設やその管理が必要となる。また各空間の共
通部り、Ｅが必要となるため、拡張した空間のすべてが
独立した仮想アドレス空間として使用できないうえ、空
間の切り替え等によるオーバーヘッドが生じるという欠
点をもつ。
Ｄ、Ｅは空間の共通部を表している。この方式では、従
来のソフトウェアおよびＯ８がそのまま使用できるが空
間番号の新設やその管理が必要となる。また各空間の共
通部り、Ｅが必要となるため、拡張した空間のすべてが
独立した仮想アドレス空間として使用できないうえ、空
間の切り替え等によるオーバーヘッドが生じるという欠
点をもつ。
このように両方式はそれぞれ長所および短所を有してい
るため、利用者のおかれている環境にしたがって選択で
きることが望ましい。しかし、従来の計算機では、制御
機構が複雑化することなどの理由で、いずれか一方の方
式しかとることができなかった。
るため、利用者のおかれている環境にしたがって選択で
きることが望ましい。しかし、従来の計算機では、制御
機構が複雑化することなどの理由で、いずれか一方の方
式しかとることができなかった。
本発明の目的は、同一計算機上で拡張単一仮想記憶方式
と多重仮想記憶方式の２つの拡張仮想記憶方式を選択的
に使用可能にする場合に両方式に共用できる記憶保護機
構を実現して、ハードウェア回路の構成を簡単化するこ
とにある。
と多重仮想記憶方式の２つの拡張仮想記憶方式を選択的
に使用可能にする場合に両方式に共用できる記憶保護機
構を実現して、ハードウェア回路の構成を簡単化するこ
とにある。
本発明における記憶保護は、仮想アドレス空間のセグメ
ント単位に行われ、プロ↓ツサより誤ったセグメントに
アクセス要求が生じた場合、その実行は抑止または打ち
切られ、記憶保護例外のプログラム割込みが発生する。
ント単位に行われ、プロ↓ツサより誤ったセグメントに
アクセス要求が生じた場合、その実行は抑止または打ち
切られ、記憶保護例外のプログラム割込みが発生する。
記憶保護機構には。
階層的なリング保護機能とリミット保護機能の２通りが
あるが１本発明は、第３図に例示されるように、各ジッ
プ（Ａ、Ｂ、Ｃ）単位に割付けられているセグメント以
外のセグメントにアクセス要求が生じた場合に、そのア
クセス要求を許可しないようにするリミット保護機能に
関する。但し。
あるが１本発明は、第３図に例示されるように、各ジッ
プ（Ａ、Ｂ、Ｃ）単位に割付けられているセグメント以
外のセグメントにアクセス要求が生じた場合に、そのア
クセス要求を許可しないようにするリミット保護機能に
関する。但し。
Ｏ８等が格納されているセグメントに対するＯ８による
アクセス要求については、リミット外であっても許可さ
れる。
アクセス要求については、リミット外であっても許可さ
れる。
特に°本発明では、拡張単一仮想記憶方式の記憶保護機
構を用いて多重仮想記憶方式による記憶保護をも実現可
能な方式を提供する。
構を用いて多重仮想記憶方式による記憶保護をも実現可
能な方式を提供する。
本発明の構成は、それにより仮想記憶方式の計算機であ
って、単一仮想アドレスの拡張部を格納する第１のレジ
スタと、拡張単一仮想空間における記憶保護領域の上限
および下限をそれぞれ示す第２および第３のレジスタと
を有し、該第２および第３のレジスタの内容は、プロセ
ッサからの仮想記憶空間へのアクセス要求に応じて生成
される仮想アドレスと比較され、該仮想アドレスが第２
および第３のレジスタにより示される範囲内である場合
１２．限りアクセス要求を許可する計算機において、拡
張単一仮想記憶モードと多重仮想記憶モードとの拡張モ
ード切り換えフラグを有し、上記フラグが拡張単一仮想
記憶モードを示す場合は。
って、単一仮想アドレスの拡張部を格納する第１のレジ
スタと、拡張単一仮想空間における記憶保護領域の上限
および下限をそれぞれ示す第２および第３のレジスタと
を有し、該第２および第３のレジスタの内容は、プロセ
ッサからの仮想記憶空間へのアクセス要求に応じて生成
される仮想アドレスと比較され、該仮想アドレスが第２
および第３のレジスタにより示される範囲内である場合
１２．限りアクセス要求を許可する計算機において、拡
張単一仮想記憶モードと多重仮想記憶モードとの拡張モ
ード切り換えフラグを有し、上記フラグが拡張単一仮想
記憶モードを示す場合は。
第１のレジスタを仮想アドレス拡張部と見なして。
プロセッサより送出される仮鼻アドレスと共に拡張単一
仮想アドレスを生成し、該拡張単一仮想アドレスと第２
および第３のレジスタの内容とを比較し、他方、上記フ
ラグが多重仮想記憶モードを示す場合は、第１のレジス
タには多重仮想空間の空間番号を格納し、該第１のレジ
スタを仮想アドレス拡張部として、上記拡張単一仮想ア
ドレスのごとき拡張仮想アドレスを生成し、かつ第１の
レジスタと該第１のレジスタに対応する第２および第３
のレジスタの部分との比較は無効とし、プロセッサより
送出される単一仮想アドレスの部分のみを第２および第
３のレジスタの対応する部分と比較することにより、ア
クセス要求の可否を決定することを特徴としている。
仮想アドレスを生成し、該拡張単一仮想アドレスと第２
および第３のレジスタの内容とを比較し、他方、上記フ
ラグが多重仮想記憶モードを示す場合は、第１のレジス
タには多重仮想空間の空間番号を格納し、該第１のレジ
スタを仮想アドレス拡張部として、上記拡張単一仮想ア
ドレスのごとき拡張仮想アドレスを生成し、かつ第１の
レジスタと該第１のレジスタに対応する第２および第３
のレジスタの部分との比較は無効とし、プロセッサより
送出される単一仮想アドレスの部分のみを第２および第
３のレジスタの対応する部分と比較することにより、ア
クセス要求の可否を決定することを特徴としている。
以下に本発明の詳細を実施例にしたがって説明する。
第４図は１本発明の１実施例においてベースとなる鴫張
単−仮想記憶方式の一般的なアドレス機構の説明図で、
１は仮想アドレスバス、２は仮想アドレス拡張部レジス
タ（以後ＥＶＡと表す）。
単−仮想記憶方式の一般的なアドレス機構の説明図で、
１は仮想アドレスバス、２は仮想アドレス拡張部レジス
タ（以後ＥＶＡと表す）。
３はＴＬＢを示す。
図示のように、プロセッサが送出する基本仮想アドレ゛
スを２４ビツトとし、ページサイズを２ＫＢとすれば、
基本仮想アドレスの下位１１ビツトはページ内アドレス
となる。また、プ゛ロセツサが゛送出する基本仮想アド
レスを拡張するために使用する仮想アドレス拡張部を４
ビツトとする。
スを２４ビツトとし、ページサイズを２ＫＢとすれば、
基本仮想アドレスの下位１１ビツトはページ内アドレス
となる。また、プ゛ロセツサが゛送出する基本仮想アド
レスを拡張するために使用する仮想アドレス拡張部を４
ビツトとする。
ここでＴＬＢの機構については既存の方式であるため、
その具体的な構成は本発明では問われない。ただし１本
実施例においては基本仮想アドレスの上位１３ビツトと
仮想アドレス拡張部の４ビツトとの計１７ビツトを用い
てＴＬＢを参照し。
その具体的な構成は本発明では問われない。ただし１本
実施例においては基本仮想アドレスの上位１３ビツトと
仮想アドレス拡張部の４ビツトとの計１７ビツトを用い
てＴＬＢを参照し。
実ページ番号とページ内アドレスより実アドレスを生成
する。
する。
第５図は、空間の拡張イメージを示す、基本仮想アドレ
スが２４ビツトであるので、基本仮想アドレス空間は１
６ＭＢ、仮想アドレス拡張部が４ビツトであるので、拡
張単一仮想アドレス空間は２５６ＭＢである。第４図の
アドレス機構において、基本仮想アドレス空間として従
来のモードで動作する場合には、ＥＶＡの仮想アドレス
拡張部をａｌｌ マ０マにセットしておけばよい。
スが２４ビツトであるので、基本仮想アドレス空間は１
６ＭＢ、仮想アドレス拡張部が４ビツトであるので、拡
張単一仮想アドレス空間は２５６ＭＢである。第４図の
アドレス機構において、基本仮想アドレス空間として従
来のモードで動作する場合には、ＥＶＡの仮想アドレス
拡張部をａｌｌ マ０マにセットしておけばよい。
記憶保護は、ＴＬＢを参照するのと同時に、仮想アドレ
ス空間のセグメント単位に行われる。
ス空間のセグメント単位に行われる。
第６図は拡張単一仮想記憶方式における記憶保護機構の
構成例を示したもので、後述される本発明実施例回路の
基本となるものである。図中、４は各ジョブ単位に割付
けられているセグメントの上限を示すレジスタＬＩＭＩ
Ｔ ＨＩＧＨ，５は下限を示すレジスタＬＩＭＩＴ Ｌ
ＯＷである。また６乃至９は比較器、１０乃至１２はＯ
Ｒゲートである。
構成例を示したもので、後述される本発明実施例回路の
基本となるものである。図中、４は各ジョブ単位に割付
けられているセグメントの上限を示すレジスタＬＩＭＩ
Ｔ ＨＩＧＨ，５は下限を示すレジスタＬＩＭＩＴ Ｌ
ＯＷである。また６乃至９は比較器、１０乃至１２はＯ
Ｒゲートである。
主プロセツサより送出される基本仮想アドレスの上位８
ビツト、およびＥＶＡの４ビツトの計１２ビットがセグ
メントであるとすれば、仮想アドレス空間の６４ＫＢご
とにセグメントが管理される。
ビツト、およびＥＶＡの４ビツトの計１２ビットがセグ
メントであるとすれば、仮想アドレス空間の６４ＫＢご
とにセグメントが管理される。
したがって、基本仮想アドレス空間では２５６個のセグ
メントが存在し、拡張仮想アドレス空間では４９９６個
のセグメントが存在する。そのため。
メントが存在し、拡張仮想アドレス空間では４９９６個
のセグメントが存在する。そのため。
レジスタＬＩＭＩ丁ＨＩＧＨ／ＬＯ賀は、それぞれ１２
ビツトのレジスタとなる。
ビツトのレジスタとなる。
第３図の例では、ジョブＡに対するＬＩＭＩＴ旧ＧＨの
値はＸマ０７１マ、 ＬＩＭＩＴ ＬＯ射の値はＸマ０
７０マとなる。
値はＸマ０７１マ、 ＬＩＭＩＴ ＬＯ射の値はＸマ０
７０マとなる。
プロセッサより記憶装置へのアクセス要求が生じると、
プロセッサより送出される仮想アドレスのセグメント部
とＬＩＭＩＴ旧ＧＨおよびＬＩＭＩＴ ＬＯ−とが比較
され。
プロセッサより送出される仮想アドレスのセグメント部
とＬＩＭＩＴ旧ＧＨおよびＬＩＭＩＴ ＬＯ−とが比較
され。
ＬＩＭＩＴ ＨＩＧＨ≧（アクセス要求の対象となるセ
グメント）≧ＬＩＭＩＴ ＬＯ−・・・ （１）が満た
される場合、プロセッサからの記憶装置へのアクセス要
求が許可される。上記（１）式が満たされない場合、Ｏ
Ｒゲート１２よりＬＩＭＩＴ Ｏ［ＩＴを出力し、リミ
ット外であることを通知する。
グメント）≧ＬＩＭＩＴ ＬＯ−・・・ （１）が満た
される場合、プロセッサからの記憶装置へのアクセス要
求が許可される。上記（１）式が満たされない場合、Ｏ
Ｒゲート１２よりＬＩＭＩＴ Ｏ［ＩＴを出力し、リミ
ット外であることを通知する。
以上のようにして、拡張単一仮想記憶モードによる記憶
保護機構が実現できる。なお従来の単一仮想記憶モード
では仮想アドレス拡張部にａｌｌマ０マをセットすれば
よい。
保護機構が実現できる。なお従来の単一仮想記憶モード
では仮想アドレス拡張部にａｌｌマ０マをセットすれば
よい。
次に同じ第４図の拡張単一仮想記憶方式のアドレス機構
を用いて、多重仮想記憶方式を適用する場合の本発明に
よる記憶保護機構について説明する。
を用いて、多重仮想記憶方式を適用する場合の本発明に
よる記憶保護機構について説明する。
第７図は１本発明の１実施例回路であり、第６図の拡張
単一仮想記憶方式の記憶保護機構に、多重仮想記憶方式
における記憶保護機能を持たせるために、若干のハード
ウェアを追加したものである。第６図の機構に新たに加
えられた要素は、１３のｖＳモードフラグと１４のＡＮ
Ｄゲートである。ｖＳモードフラグ１３は、“ｌ”で単
一仮想記憶モードを、マ０マで多重仮想記憶モードを示
すものとする。また拡張単一仮想記憶方式で基本仮想ア
ドレスの上位ビットとして使用されていたＥＶＡは、多
重仮想記憶方式では空間番号として使用される。
単一仮想記憶方式の記憶保護機構に、多重仮想記憶方式
における記憶保護機能を持たせるために、若干のハード
ウェアを追加したものである。第６図の機構に新たに加
えられた要素は、１３のｖＳモードフラグと１４のＡＮ
Ｄゲートである。ｖＳモードフラグ１３は、“ｌ”で単
一仮想記憶モードを、マ０マで多重仮想記憶モードを示
すものとする。また拡張単一仮想記憶方式で基本仮想ア
ドレスの上位ビットとして使用されていたＥＶＡは、多
重仮想記憶方式では空間番号として使用される。
第７図の回路では、拡張単一仮想記憶モードの場合ｖＳ
モードフラグ１３は論理二１・であるため、第６図の回
路における記憶保護と全く同様の動作を行う、しかし、
多重仮想記憶モードでは。
モードフラグ１３は論理二１・であるため、第６図の回
路における記憶保護と全く同様の動作を行う、しかし、
多重仮想記憶モードでは。
ｖＳモードフラグ１３は論理“０″となり、 ＡＮＤゲ
ート１４を禁止状態にしＴ、ＥＶＡとＬＩＭＩＴＨＩＧ
Ｈ，ＬＩＭＩＴ ＬＯ−の上位４ビツトとの比較結果を
無効にする。すなわち空間情報（番号）との比較を無効
とすることにより、該空間情報を意識することなく、リ
ミット保護を行うようにしている。
ート１４を禁止状態にしＴ、ＥＶＡとＬＩＭＩＴＨＩＧ
Ｈ，ＬＩＭＩＴ ＬＯ−の上位４ビツトとの比較結果を
無効にする。すなわち空間情報（番号）との比較を無効
とすることにより、該空間情報を意識することなく、リ
ミット保護を行うようにしている。
これはＯ８から見た全仮想アドレス空間を、１６ＭＢの
基本アドレス空間を１６個とすることで。
基本アドレス空間を１６個とすることで。
従来のソフトウェア・Ｏ５をそのまま使用し、Ｏ８の空
間管理部の一部のみを変更して多重仮想アドレス空間を
サポートするためである。たとえば。
間管理部の一部のみを変更して多重仮想アドレス空間を
サポートするためである。たとえば。
空間番号を切り換えるごとに、その仮想アドレス空間上
のジョブにあったリミット保護を、Ｏ８でセットし直す
ようにする。
のジョブにあったリミット保護を、Ｏ８でセットし直す
ようにする。
第８図の（ａ）、・伽）は、それぞれｖＳモードフラ−
グが論理“１゛と論理“０′の時の仮想アドレス空間の
イメージを示している。また図伽）中のＡ、 Ｂは共通
部を示す。
グが論理“１゛と論理“０′の時の仮想アドレス空間の
イメージを示している。また図伽）中のＡ、 Ｂは共通
部を示す。
次に主プロセツサと副プロセツサからなるマスタースレ
ーブ型のマルチプロセッサにおける本発明の記憶保護機
構について明記する。
ーブ型のマルチプロセッサにおける本発明の記憶保護機
構について明記する。
第９図は、第４図に対応するアドレス機構の１実施例を
示す。図中、２１は主プＵセッサ仮想アドレスバス、２
は仮想アドレス拡張部レジスタ。
示す。図中、２１は主プＵセッサ仮想アドレスバス、２
は仮想アドレス拡張部レジスタ。
２３ハ１ｌＪ７”ロセッサ仮想アドレスバス、２４およ
び２５はマルチプレクサ、３はＴＬＢである。副プロセ
ツサは、主プロセツサのようにＥＶＡを使用せずに２８
ビツトの仮想アドレスを送出できるように設計されてい
る。そのうち上位４ビツトを仮想アドレス拡張部とし、
残り２４ビツトを基本仮想アドレスとし、基本仮想アド
レスの下位１１ビツトをページ内アドレスとする。
び２５はマルチプレクサ、３はＴＬＢである。副プロセ
ツサは、主プロセツサのようにＥＶＡを使用せずに２８
ビツトの仮想アドレスを送出できるように設計されてい
る。そのうち上位４ビツトを仮想アドレス拡張部とし、
残り２４ビツトを基本仮想アドレスとし、基本仮想アド
レスの下位１１ビツトをページ内アドレスとする。
マルチプレクサ２４．２５はＴＬＢを参照するのが主プ
ロセツサか副プロセツサかにしたがって。
ロセツサか副プロセツサかにしたがって。
上側あるいは下側にバスを設定する。また基本アドレス
空間の従来モードで動作する場合には、ＥＶＡとともに
副プロセツサの仮想アドレス拡張部をａｌｌ “０”に
セットする。
空間の従来モードで動作する場合には、ＥＶＡとともに
副プロセツサの仮想アドレス拡張部をａｌｌ “０”に
セットする。
第１０図は、第７図に対応する記憶保護機構の１実施例
回路を示す。図中、４はセグメントの上限を示すレジス
タＬＩＭＩＴ ＨＩＧＨ，５はセグメントの下限を示す
レジスタＬＩＭＩＴ ＬＯＷ 、６乃至９は比較器、１
０乃至１２はＯＲゲート、１３はＶＳ％−ドフラグ、１
４および２６はＡＮＤゲートを示す。
回路を示す。図中、４はセグメントの上限を示すレジス
タＬＩＭＩＴ ＨＩＧＨ，５はセグメントの下限を示す
レジスタＬＩＭＩＴ ＬＯＷ 、６乃至９は比較器、１
０乃至１２はＯＲゲート、１３はＶＳ％−ドフラグ、１
４および２６はＡＮＤゲートを示す。
マルチプレクサ２４．２５は、主副の各プロセッサから
の記憶装置へのアクセス要求に対応して仮想アドレスを
選択する。主プロセツサからｉ憶装置へのアクセス要求
が生じると、主プロセツサより送出される仮想アドレス
のセグメンート部とＬＩＭＩＴ ＨＩＧＨおよびＬＩＭ
ＩＴ ＬＯ−とが比較され、前記＋１）式が満たされる
場合、主プロセツサからの記憶装置へのアクセス要求が
許可される。同様にして。
の記憶装置へのアクセス要求に対応して仮想アドレスを
選択する。主プロセツサからｉ憶装置へのアクセス要求
が生じると、主プロセツサより送出される仮想アドレス
のセグメンート部とＬＩＭＩＴ ＨＩＧＨおよびＬＩＭ
ＩＴ ＬＯ−とが比較され、前記＋１）式が満たされる
場合、主プロセツサからの記憶装置へのアクセス要求が
許可される。同様にして。
副プロセツサから送出される仮想アドレスも、前記（１
１式を満たす場合に記憶装置へのアクセス要求が許可さ
れる。
１式を満たす場合に記憶装置へのアクセス要求が許可さ
れる。
ＶＳ−Ｔ−−ドフラグ１３は、ＡＮＤゲート２６を介し
てマルチプレクサ２５を制御し、ｖＳモードフラグが“
１”、すなわち拡張単一仮想記憶方式の場合には、主プ
ロセツサのＥＶＡと副プロセツサの仮想アドレス拡張部
とは択一的に選択される。
てマルチプレクサ２５を制御し、ｖＳモードフラグが“
１”、すなわち拡張単一仮想記憶方式の場合には、主プ
ロセツサのＥＶＡと副プロセツサの仮想アドレス拡張部
とは択一的に選択される。
しかしｖＳモードフラグが“０”の多重仮想記憶方式の
場合にはＡＮＤゲート２６が禁止状態となるため、副プ
ロセツサのアクセスの際にもＥＶＡが選択される。これ
は、拡張単一仮想記憶方式ではＥＶＡが拡張仮想アドレ
スの上位ピッ号として使用されていたが、多重仮想記憶
方式の場合には空間番号として使用されるためである。
場合にはＡＮＤゲート２６が禁止状態となるため、副プ
ロセツサのアクセスの際にもＥＶＡが選択される。これ
は、拡張単一仮想記憶方式ではＥＶＡが拡張仮想アドレ
スの上位ピッ号として使用されていたが、多重仮想記憶
方式の場合には空間番号として使用されるためである。
この機能により、副プロセツサの仮想アドレス拡張部は
、いつも自動的にＥＶＡで置き換えられるため、副プロ
セツサは空間を意識せずに基本仮想アドレス空間として
動作していればよく、空間 パ′の切り換えは、主プロ
セツサによって行われる。
、いつも自動的にＥＶＡで置き換えられるため、副プロ
セツサは空間を意識せずに基本仮想アドレス空間として
動作していればよく、空間 パ′の切り換えは、主プロ
セツサによって行われる。
以上のように９本発明によれば、拡張単一仮想記憶方式
のリミット保護機能をそなえた計算機において簡単な機
構を付加することにより多重仮想記憶方式のリミット保
護も実現することができ。
のリミット保護機能をそなえた計算機において簡単な機
構を付加することにより多重仮想記憶方式のリミット保
護も実現することができ。
システム性能を大幅に改善することができる。
第１図は拡張単一仮想アドレス空間の説明図。
第２図は多重仮想アドレス空間の説明図、第３図はりミ
ント保護方式の説明図、第４図は拡張単一仮想記憶方式
の一般的なアドレス機構の１例の回路図、第５図は空間
拡張の１例を示す説明図、第６図は第４図に示すアドレ
ス機構とともに用いること１＜できる゛記憶保護機構の
回路図、−第７図は本発明の１実施例の記憶保護機構め
回路図、第８図はｖＳモードフラグの値υ拡張仮想記憶
空間との対応を示す説明図、第９菌は主副プロセッサを
もつ仮想記憶方式の計算機のアドレス機構の１例を示す
回路図、第１０図は第９図のアドレス機構とともに使用
される本発明の記憶保護機構の１実施例回路図である。 図中、１は仮想アドレス機構、２は仮想アドレス拡張部
レジスタＥＶＡ、３はＴＬＢ、４はレジ１’ＬＩＭＩＴ
ＨＩＧＩｌ、５はレジスタＬＩＭＩｔ ＬＯＷ、 ６
乃至９は比較器、１０乃至１２はＯＲゲート、１３はｖ
Ｓモードフラグ、１４はＡＮＤゲートを示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）第１図 第２図 第 ３ 図 ° 第５ 図 ＄４ 図
ント保護方式の説明図、第４図は拡張単一仮想記憶方式
の一般的なアドレス機構の１例の回路図、第５図は空間
拡張の１例を示す説明図、第６図は第４図に示すアドレ
ス機構とともに用いること１＜できる゛記憶保護機構の
回路図、−第７図は本発明の１実施例の記憶保護機構め
回路図、第８図はｖＳモードフラグの値υ拡張仮想記憶
空間との対応を示す説明図、第９菌は主副プロセッサを
もつ仮想記憶方式の計算機のアドレス機構の１例を示す
回路図、第１０図は第９図のアドレス機構とともに使用
される本発明の記憶保護機構の１実施例回路図である。 図中、１は仮想アドレス機構、２は仮想アドレス拡張部
レジスタＥＶＡ、３はＴＬＢ、４はレジ１’ＬＩＭＩＴ
ＨＩＧＩｌ、５はレジスタＬＩＭＩｔ ＬＯＷ、 ６
乃至９は比較器、１０乃至１２はＯＲゲート、１３はｖ
Ｓモードフラグ、１４はＡＮＤゲートを示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）第１図 第２図 第 ３ 図 ° 第５ 図 ＄４ 図
Claims (2)
- （１） 仮想記憶方式の計算機であって、単一仮想アド
レスの拡張部を格納する第１のレジスタと。 拡張単一仮想空間における記憶保護領域の上限および下
限をそれぞれ示す第２および第３のレジスタとを有し、
該第２および第３のレジスタの内容は、プロセッサから
の仮想記憶空間へのアクセス要求に応じて生成される仮
想アドレスと比較され。 該仮想アドレスが第２および第３のレジスタにより示さ
れる範囲内である場合に限りアクセス要求を許可する計
算機において、拡張単一仮想記憶モードと多重仮想記憶
モードとの拡張モード切り換えフラグを有し、上記フラ
グが拡張単一仮想記憶モードを示す場合は、第１のレジ
スタを仮想アドレス拡張部と見なして、プロセッサより
送出される仮想アドレスと共に拡張単一仮想アドレスを
生成し、該拡張単一仮想アドレスと第２および第３のレ
ジスタの内容とを比較し、他方、上記フラグが多重仮想
記憶モードを示す場合は、第１のレジスタには多重仮想
空間の空間番号を格納し、該第１のレジスタを仮想アド
レス拡張部として、上記拡張単一仮想アドレスのごとき
拡張仮想アドレスを生成し、かつ第１のレジスタと該第
１のレジスタに対応する第２および第３のレジスタの部
分との比較は無効とし、プロセッサより送出される単一
仮想アドレスの部分のみを第２および第３のレジスタの
対応する部分と比較することにより、アクセス要求の可
否を決定することを特徴とする拡張仮想記憶空間の記憶
保護方式。 - （２） 主プロセツサと副プロセツサからなるマスター
スレーブ型の仮想記憶方式の計算機であって。 主プロセツサに単一仮想アドレスの拡張部を格納する第
１のレジスタと、拡張単一仮想空間における記憶保護領
域の上！および下限をそれぞれ示す第２＃よび第３のレ
ジスタとを有し、該第２および第３のレジスタは、仮想
記憶空間の記憶保護のために、各プロセッサからの仮想
記憶空間へのアクセス要求に応じて生成される仮想アド
レスと比較され、該仮想アドレスが第２および第３のレ
ジスタにより示される範囲内である場合に限りアクセス
要求を許可する計算機において、拡張単一仮想記憶モー
ドと多重仮想記憶モードとの拡張モード切り換えフラグ
を有し、上記フラグが拡張単一仮想記憶モードを示す場
合は、第１のレジスタを主プロセツサの仮想アドレス拡
張部と見なして。 主プロセツサより送出される仮想アドレスと共に拡張単
一仮想アドレスを生成し、副プロセツサより送出される
仮想アドレスは、そのまま拡張単一仮想アドレスと見な
し、該拡張単一仮想アドレスと第２および第３のレジス
タの内容とを比較し。 他方、上記フラグが多重仮想記憶モードを示す場合は、
第１のレジスタに＆屯多重仮想空間の空間番号を格納し
、各プロセッサとも該第１のレジスタを仮想アドレス拡
張部として、上記拡張単一仮想ア町レスのごとき拡張仮
想アドレスを生成し、かつ、第１のレジスタと該第１の
レジスタに相当する第２および第３のレジスタの部分と
の比較は無効とし、各プロセッサより送出される単一仮
想アドレスの一分のみを、第２および第３のレジスタの
対応する°部分と比較することにより、アクセス要求の
可否を決定することを特徴とする拡張仮想記憶空間の記
憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082413A JPS60225951A (ja) | 1984-04-24 | 1984-04-24 | 拡張仮想記憶空間の記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082413A JPS60225951A (ja) | 1984-04-24 | 1984-04-24 | 拡張仮想記憶空間の記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225951A true JPS60225951A (ja) | 1985-11-11 |
| JPH028338B2 JPH028338B2 (ja) | 1990-02-23 |
Family
ID=13773900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59082413A Granted JPS60225951A (ja) | 1984-04-24 | 1984-04-24 | 拡張仮想記憶空間の記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207856A (ja) * | 1988-02-10 | 1989-08-21 | Internatl Business Mach Corp <Ibm> | アドレス空間制御機構 |
-
1984
- 1984-04-24 JP JP59082413A patent/JPS60225951A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207856A (ja) * | 1988-02-10 | 1989-08-21 | Internatl Business Mach Corp <Ibm> | アドレス空間制御機構 |
| JPH0571975B2 (ja) * | 1988-02-10 | 1993-10-08 | Ibm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028338B2 (ja) | 1990-02-23 |
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