JPH03154949A - ストアされたデータのプロテクシヨン方法及びシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にコンピュータ・システムにストアされ
た情報へのアクセスを制限するためのデータ保護メカニ
ズムに関するものであり、より詳細には、アドレス・ト
ランスレーション・インターバルよりもサイズの小さな
データのファイン・グレイン（ｆｉｎｅ　ｇｒａｉｎ）
・プロテクションに関するものである。

Ｂ、従来の技術及びその課題 たとえばＩＢＭ　　Ｓ／３７０システムなど多くの大型
コンピュータ・システムは、ストアされたデータをオー
ソライズされていない使用から保護する手段を備えてい
る。一般にこのメモリ・プロチクシロンは、メモリの１
ページを単位とするプロチクシロン・インターバルに適
用される。Ｓ／３７０システムでは、ページ・サイズが
４０９６（４Ｋ）バイトである。ストアされた情報のプ
ロチクシロンには、アクセスの制限が必要である。

ストレージ・プロテクションには通常、リード・１０ プロチクシロン、ライト・プロチクシロン、命令実行プ
ロチクシロンの３形式がある。多くのシステムは、リー
ド・プロテクションとライト・プロテクションのみを実
施している。一般に現在のシステムは、仮想メモリに記
憶された情報の４Ｋページのプロテクションのためにキ
ー比較法を用いている。

キー比較法は、メモリのページに関連するビットまたは
ビット・グループと、プロセスに関連しプログラム・ス
テータス・ワードにロードされたキーを比較するもので
ある。ビットとキーの比較は、メイン・メモリからプロ
セッサにオペランドをロードする時、またはプロセッサ
がメイン・メモリにオペランドをストアする時に行なわ
れる。

メモリの１ページ内の全データは、同一のストレージ・
キーと関連づけられている。したがって、プロチクシロ
ンのグラニュラリティ（プロテクション管理の単位）は
１ページである。Ｓ／３７０を含む多くのシステムでは
、１ページが４Ｋパイトチアル。ＡＳ／４００システム
などの他のシステムは、ページ・サイズが異なる。

プロセッサは、仮想アドレスを用いてオペランドにアク
セスする。オペランドをメイン・メモリからプロセッサ
にロードする、またはプロセッサからメイン・メモリに
ストアするときは、仮想メモリ・アドレスをメイン・メ
モリ・アドレスに変換する。この変換は、トランスレー
ション・テーブル（ページ・テーブルとセグメント・テ
ーブル）内のメイン・メモリ・アドレスを調べることに
よって実行される。次に、キー・プロテクションによる
ストレージ・アクセス・プロチクシロンが強制される場
合には、そのデータを所期の目的に使用できるか否かが
判定される。アクセスが許可された場合には、プロセッ
サがどのようなオペレーションを実行中であっても、こ
の情報がプロセッサによって使用される。

仮想メモリ方式を用いるプロセッサは、もっとも大量の
アクセス活動を受けている仮想メモリ・ロケーションに
関する（セグメント・テーブルとページ・テーブルから
の）トランスレーション情報を維持するために、トラン
スレーション・ルック・アサイド・バッファ（ＴＬＢ）
を使用するのが慣例である。ＴＬＢは、対応する仮想ア
ドレスとメイン・メモリ・アドレスの対を保持する。ど
の仮想アドレス対をＴＬＢ内にストアするかは、ＬＲＵ
アルゴリズム、またはプロセッサが取り扱っている特定
のタスクに合わせて調整されたアルゴリズムを用いて選
択することができる。

仮想メモリ・アドレスにアクセスするには、プロセッサ
はまずＴＬＢをポーリングして、メイン・メモリ・アド
レスを得る。ＴＬＢ内にエントリがない場合には、トラ
ンスレーション・テーブルからトランスレーション情報
を直接取得するＴＬＢミス・オペレーションが実行され
る。

ＴＬＢの目的は、仮想メモリ・アクセス時間をスピード
・アップすることであり、その結果プログラム全体の実
行時間もスピード・アップする。

したがって、ＴＬＢは通常、プロセッサ・ロジックに物
理的に近接しており、非常に高速でしたがって非常に高
価なメモリでできている。近い将来に１３− 使用される可能性が最も高い実メモリ・アドレスと仮想
メモリ・アドレスの対だけを（ＬＲＵアルゴリズムを用
いて）保有することによって、ＴＬＢＯサイズとコスト
を最小に保つことができる。

ＴＬＢと同様に、プロテクション・キー情報用のストレ
ージ・ロケーションもまた、非常に高速でしたがって比
較的高価なメモリでできている。

そうする必要があるのは、プロセッサによる素早いプロ
テクション・チエツクを可能にするためである。キー・
プロテクション情報はページのメイン・メモリ・アドレ
スと関連しているので、あるオペランドのプロチクシロ
ン状況をチエツクする場合、プロテクション情報を決定
する前にそのオペランドのメイン・メモリ・アドレスを
得る。すなわち、キー・プロチクシロン法の下でのアク
セスは、一般にＴＬＢのルック・アップが行なわれた後
に行なわれるのであって、それと並行して行なわれるの
ではない。さらに、キー・プロテクタ１ンは、プロセッ
サによるストレージの参照のみならず、入出力サブシス
テムによるストレージの参１４− 照にも及ぶ。キー・ストレージに対する入出力アクセス
は、キー・ストレージを実施するシステムの複雑さとコ
ストとを増大させる。

キー・プロテクション法の複雑さのコストとサイズの制
限により、メモリの１ページより小さいストレージ・セ
クションをプロテクトすることは非実用的であり、非効
率である。しかし、多くのアプリケーションでは、隣接
するセクションをプロテクトしながら、ページよりも小
さなセクションにストアされた情報を修正することが望
ましい。

Ｃ６課題を解決するための手段 本発明は、コンピュータ・システム内にストアされたデ
ータを、ストアされた情報へのアクセスを制限すること
によって保護するためのシステムおよび方法である。前
記のアクセスの制限は、ストアされた情報の、特定のシ
ステムのページ・サイズよりも小さな部分に対して適用
できる。

アクセス制限は、ストアされた情報のアドレスと共にス
トアされるプロテクション・ビットを使用する。１つま
たは複数のプロテクション・ビットのセットが、ストア
された情報のセグメントまたは部分に対応する。これに
より、ストアされた情報の個々の部分に対するアクセス
制限を指定することが可能になる。アクセス制限能力を
備えることを、ファイン・グレイン・ストレージ・プロ
テクションと称する。

１つまたは複数のプロテクション・ビットのセットが、
異なる様々な形式のプロテクション・フィールドを表す
。共用レジスタ内で指定されたアクセス制限と併用して
、プロテクト／非プロテクト状態を表す１個のビットを
設けることができる。各ビットが１つの形式の記憶プロ
テクションを表す複数のビットを設けることができる。

また、１セツト内の複数のビットをパターン（たとえば
、０Ｏ１０１，１０，１１など）として用いて、ストレ
ージ・プロテクションの特定の範囲を表すこともできる
。

プロテクション・ビットをストアされた情報のアドレス
情報と関連づけることによって、アクセス要求を許可す
るか否かをより速やかに決定することが可能になる。こ
の決定は、ストアされた情報の検索とほぼ並行して行な
われる。

Ｄ、実施例 本発明は、プロテクシ日ン情報を保持するメイン・メモ
リ空間を増加する必要がほとんどなく、実行速度および
アクセス速度を犠牲にしない、ファイン・グレイン・ス
トレージ・プロテクションを提供するものである。

第１図に、本発明の模範的な実施例で使用されるファイ
ン・グレイン・プロテクション法のオペレーションの流
れ図を示す。プロセッサが所与のストレージ・ロケーシ
ョンにアクセスする必要があるとき、ブロック１０で、
プロセッサはまずオペランド・アドレスをＴＬＢに渡す
。オペランド・アドレスが仮想メモリ内にある場合、Ｔ
ＬＢはメイン・メモリ・アドレスと仮想メモリ・アドレ
スの対を、それぞれに関連するフィールド・プロチクシ
ロン・ビットと共に含んでいる。オペランド・アドレス
が実メモリ内にある場合、ＴＬＢはメイン拳メモリ・ア
ドレスとそれに関連するフィール７ ド・プロチクシロン・ビットだけを含む。

ブロック１２に進んで、このオペランド・アドレスを求
めてＴＬＢを走査し、それが見つかった場合は、メイン
・メモリ・アドレス（仮想メモリ参照用）とオペランド
・アドレスに関連するフィールド・プロテクションとを
決定する。見つからなかった場合は、ＴＬＢミスが発生
し、メイン・メモリ内のトランスレーション・テーブル
を走査して、メイン・メモリと仮想メモリ・アドレスの
対（仮想メモリ参照用）と、この時点でＴＬＢ内にスト
アされている関連するフィールド・プロチクシロン・ビ
ットとを得る。

ＴＬＢ情報が決定されると、ブロック１４で、ストアさ
れた情報を得るために制御がメイン・メモリに移る。こ
のオペレーションと並行して、ＴＬＢは比較のためにフ
ィールド・プロテクション情報をプロセッサに（フィー
ルド・プロテクション・ロジックを用いて）渡す。ブロ
ック１８で、プロセッサによって実行されているのがリ
ード・オペレーションかライト・オペレーションかに応
１８− じて、メイン・メモリはプロセッサへのデータ転送また
はプロセッサからのデータ転送を開始する。

ストレージ・アクセスに関するプロセッサ・プログラム
のオーソリティは、制御レジスタで指定される。したが
ってプロセッサは、プロチクシロン・フィールドを一切
変更する必要なしに、プロチクシロン・バイオレーショ
ンのマスクを解除スることができる。

ブロック２０と並行して、プロセッサは、オーソリティ
・マスクを、プロセッサがアクセスを要求しているデー
タに関連するフィールド・プロテクション・ビットと比
較して、許可されたアクセス形式を決定する。

ブロック２２で、バイオレーションが発生したか否か判
定する。必要とされるアクセスの形式（すなわち、リー
ドかライトか命令実行か）が許可されるアクセスの形式
に一致しない場合、バイオレーションが発生しており、
ブロック２６で、データへのアクセスが拒否される。ア
クセス制限のバイオレーションがない場合は、ブロック
２４で処理が続行する。バイオレーションの場合は、プ
ロセッサからメイン・メモリへのデータ転送に時間がか
かるため、メイン・メモリの変更が発生し得る前にスト
ア・オペレーションを終了することができる。同様に、
メイン・メモリからプロセッサへのデータ転送は、プロ
セッサがバイオレーションと判定するのに必要な時間よ
りも長い時間を要する。バイオレージぢンの場合、プロ
セッサがデータに対して何らかの命令を実行し得る前に
転送が終了できる。

この方法は、所与のオペレーションがプロテクトされて
いるか否かを決定する前にアクセスしなければならない
追加のキー・ストレージ・テーブルがないため、キー・
ストレージ法よりもずっと高速である。さらに、フィー
ルド・プロテクション・ビットがＴＬＢ内にある場合は
、所与のオペレーションが許可されるか否かを決定し得
る前にメイン・メモリにアクセスする必要はない。

本明細書で提案するシステムでは、前記のアクセス決定
が、メイン・メモリのデータのアクセスおよび転送と並
行して行なわれる。したがって、本システムでは、プロ
テクション・フィールドを用いて、キー・プロテクショ
ン法の２つのステップが同時に実行できる。さらに、フ
ィールド・プロテクション・ビットをＴＬＢ内に保持す
ることによって、高速で近接したメモリの利点が同時オ
ペレージロンの利点に加わり、大多数のメモリ・アクセ
スではさらに高速になる。このことがあてはまるのは、
はとんどのオペランド参照がＴＬＢ内で見つかるためで
ある。ＴＬＢ内にキャッシュされていない仮想メモリ・
ロケーションであっても、このプロチクシロン方法によ
って利益を得る。

この利益が生じるのは、仮想メモリ変換が必要でありか
つ情報がＴＬＢ内にない場合に、その情報のプロテクシ
ョン情報が保持されているトランスレーション・テーブ
ルが、必ずアクセスされるからである。上述のすべての
点から、１ページよりも小さいグラニュラリティのプロ
チクシロンが可能になり促進される。

第２図は、１インターバルごとに１個のプロテ１− クション・ビットを用いて１６バイトのグループのスト
レージ・プロテクションを行なう、フィールド・プロチ
クシロン・ファシリティの全体図である。フィールド・
プロテクション制御マスクの内容に応じて、インターバ
ルごとに１個のビットが異なって解釈されるようにする
フィールド・プロチクシロン制御マスクが導入された。

既に述べたように、本発明は、現在使用されている１ペ
ージより゛も小さなグラニュラリティに対するプロテク
ションをもたらすように企図されている。本発明のこの
例は、１６バイトのプロテクション・グラニュラリティ
を用いるもので、不出願書で説明する例は１６バイトの
グラニュラリティに関するものである。プロテクション
・フィールドトシて選択されたサイズに対応する変更を
システムに加えることによって、１６バイトよりも小さ
なまたは大きなプロテクション・グラニュラリティが可
能である。これらのグラニュラリティに対応する修正は
、当業者には明白である。

プロセッサ・ロジック３０は、プログラム・ス２２− テータス・ワード（以下ＰＳＷと略す）３２、セグメン
ト・テーブル・デジグネーシＰン（以下ＳＴＤと略す）
３６、フィールド・プロテクション・ロジック３８、オ
ーソリティ・マスク１００およびオペランド・アドレス
・レジスタ３４を含む。

オペランド・アドレス・レジスタ３４はまた、アクセス
中のメモリ・ロケーションにストアされたオペランドに
対してプロセッサが実行しようとしているオペレーショ
ンに関連するアクセスの形式を含んでいる。可能な形式
のアクセスは、リード（フェッチ）、ライト（ストア）
および実行である。プログラム・ステータス・ワードは
また、所望の情報へのアクセスを要求しているユーザま
たはプログラムのキー・プロチクシロンのためのアクセ
ス・オーソリゼーションであるキーを含んでいる。第２
図のフィールド・プロテクション・ファシリティはまた
、最も最近に最も多くアクセスされたメモリ・ロケーシ
ョンの適切な情報を含むトランスレーション・ルック・
アサイド・バッファ（ＴＬＢ）４０を含んでいる。既に
説明したように、ＴＬＢは、プロセッサに物理的に近接
した位置にある非常に高速のメモリを使用して、仮想メ
モリのルック・アップのためのアクセス時間をスピード
・アップする。

第２図のフィールド・プロチクシロン・ファシリティに
は、メイン・メモリ４２も含まれている。

これは、他のデータと並んで、本発明のこの実施例のセ
グメント・テーブル４４、種々のページ・テーブル４６
Ａおよび４６Ｂ１および拡張ページ・テーブル４８を含
んでいる。構成要素の大多数は、コンピュータ・アーキ
テクチャ技術の標準品であり、当業者に理解されるもの
である。フィールド・プロテクション・ビットをトラン
スレーション・ルック・アサイド・バッファと関連づけ
ること、（ＳＴＤ内にある）フィールド・プロチクシロ
ン制御マスクとオーソリティ・マスクを維持すること、
およびこれらの要素をフィールド・プロテクション・ロ
ジックと組み合わせてアクセス形式を決定することはす
べて、本発明のフィールド・プロテクション・ファシリ
ティのまったく新しい態様である。

ＴＬＢのテーブル内、並びにメイン・メモリのページ・
テーブル・エントリ内に、フィールド・プロテクション
・ビットがある。これはフィールド・プロテクシｅン制
御マスク（ＦＰＣＭ）で指定されたフィールド・プロテ
クション機能が、アクセスを要求されているプロチクシ
ロン・フィールドに適用されるか否かを指定する。

全メモリ・ページに対するフィールド・プロテクション
・ビットはメイン・メモリに保存され、最近発行された
場合はＴＬＢ内に保存される。仮想メモリ・ページのト
ランスレーション情報がメイン・メモリのトランスレー
ジロン・テーブルからＴＬＢヘロードされるとき、フィ
ールド・プロチクシロン・ビットもＴＬＢにロードされ
る。したがって、ＴＬＢがトランスレーション情報を保
持しているあらゆるページについて、ＴＬＢはフィール
ド・プロチクシロン・ビットも保持している。これによ
って、アクセス許可の可能性を高速かつ効率的に決定で
きる。全オペランド・メモ２５− リ・ページに対するフィールド・プロテクション情報は
、ＴＬＢミスの場合にＴＬＢにロードできるように、メ
イン・メモリ内にストアされていなければならない。Ｔ
ＬＢミスが発生するのは、オペランド・アクセスが所望
され、かつ関連する情報がＴＬＢ内にない場合である。

これは、最近プロセッサによって使用されなかった情報
について発生する。フィールド・プロテクション・ビッ
トとトランスレージ式ン情報は常に一緒に必要となるの
で、第３図に示すように、これらをメイン・メモリ内で
一緒に管理するのが経済的である。

本発明は、特定の形態のアドレス・トランスレージロン
を暗示するものではなく、シたがって、たとえばＩＢＭ
　　ＥＳＡ／３７０システムで使用するような、通常の
ページおよびセグメントのテーブル・トランスレージロ
ンでも、またＩＢＭ　　ＡＳ／４００システムなど反転
ページを使用するシステムでも動作可能であることに留
意されたい。

実際、本発明は仮想メモリをまったく使用しないシステ
ムでも動作可能である。仮想メモリがない２６− 場合、ＴＬＢは仮想メモリ・トランスレーション情報は
持たず、フィールド・プロテクション情報のみヲ持つ。

フィールド・プロテクション・ファシリティは、既存の
プロチクシロン・メカニズムの代りに使用する必要はな
く、あるシステム内で既存のメカニズムと共存して、そ
のシステムのプロチクシロンを向上させることができる
。本発明のフィールド・プロテクション・ファシリティ
は、従来技術のキー・プロテクション・ファシリティと
併用することができる。この種の組合せの場合、フィー
ルド・プロテクション・ファシリティは、ファイン・グ
レイン・プロチクシロンと、実行のみのプロテクション
などの追加のプロテクション・モードとを追加する。

プロセッサ・ロジック３０があるメモリ・ロケーション
にアクセスする必要があるとき、オペランド・アドレス
３４を用いてメイン・メモリ・アドレスを突き止める。

プロセッサによる最初のルック・アップはＴＬＢ内で行
なわれる。対応するアクティブなエントリがＴＬＢ内で
見つかった場合、特定のユーザ／プログラムに対して許
可できるアクセス形式を決定するフィールド・プロテク
ション・ビットと、要求されているアクセス形式との比
較が、フィールド・プロテクション・ロジック・ブロッ
ク３８で行なわれる。セグメント・テーブル・デジグネ
ーション内にあるＦＰＣＭが、アドレス空間を記述する
トランスレーション・テーブルの解釈を制御するために
利用できる。ＦＰＣＭは、１個の複雑なデータ・オブジ
ェクトを表す全アドレス空間に適用される。明らかにＦ
ＰＣＭによって指定されるべきプロテクション機能は、
リード、ライトまたはコード実行のうちいずれかの形式
のアクセスをプロテクション・フィールドに基づいて禁
止することである。

参照されているオペランド・アドレスがＴＬＢ内にある
限り、フィールド・プロテクションの決定が実行できる
。しかし、ＴＬＢミスが発生した場合、プロテクション
情報およびすべてのトランスレージタン情報は、メイン
・メモリ内のセグメント・テーブルおよびページ・テー
ブルから与えられる。第３図は、フィールド・プロテク
ション情報用のメイン・メモリ内のテーブル構造を示す
図である。この場合も、ＴＬＢ内にある情報は、メイン
・メモリ内にある実際のプロチクシロン情報から取り出
される。

第３図は、セグメント・テーブル・デジグネーシ日ン３
６、セグメント・テーブル４４、ページ・テーブル４６
Ａ１拡張ページ・テーブル４８を示す。セグメント・テ
ーブル・デジグネーションには、セグメント・テーブル
起点アドレスがある。

また、プロチクシロン情報の解釈を制御するフィールド
・プロチクシロン制御マスク（ＦＰＣＭ）、プライベー
ト空間制御ビット、およびセグメント・テーブル長（Ｓ
ＴＬ）も含まれている。セグメント・テーブルは、ペー
ジ・テーブル起点（ＰＴＯ）アドレス、セグメント無効
ビット（Ｉ）、共通セグメント・ビット（ｃ）、および
ページ・テーブル長（ＰＴＬ）を含む。（３７０アーキ
テクチヤで使用される複数のページ・テーブルを表ス）
ページ・テーブル４６Ａは、メイン・メモリ内でペー９
− ジ・フレーム実アドレス（ＰＦＲＡ）　、ページ無効ビ
ット（Ｉ）およびページ・プロチクシロン・ビット（Ｐ
）を含む。本発明のプロチクシロン方式の下では、ペー
ジ・テーブル・エントリの第１ビツトはＯまたは１であ
る。Ｏは本発明のプロチクシロン・ビットが存在しない
ことを示し、１はプロチクシロン・フィールドに関する
プロチクシロン・ビット（この場合長さ１６バイト）が
存在することを示す。ページ・テーブル・エントリの第
１ビツトのＯは、そのページがフィールド・プロチクシ
ロンをもたないこと、およびアーキテクチャによって現
在指定されるようにそのページ・テーブル・エントリを
解釈すべきであることを示す。

ページ・テーブル・エントリの第１ビツトの１は、この
情報に関して参照すべき拡張ページ・テーブル内にフィ
ールド・プロテクション・ビットがあることを示す。こ
の場合、このページ・テーブル・エントリの内容は、ペ
ージ・テーブル・エントリとは解釈されず、拡張ページ
・テーブル・エントリを指すアドレスと解釈される。拡
張ページ・チー　３０− プル４８は、ページ・テーブル内の標準的な情報のすべ
てを含むと同時に、１６バイトの増分で許可されるアク
セスの形式を制御するフィールド・プロテクション・ビ
ットをも含む。これは、３７０アーキテクチヤの標準の
４Ｋバイト・ページでは、各ビットが１６バイトのプロ
テクション・グラニュラリティに対して許可されるプロ
テクション・アクセスを表す２５６個のビットが必要な
ことを意味する。

第３図はさらに、ＴＬＢミスの場合のプロチクシロン・
ファシリティのロジックの流れを示している。セグメン
ト・テーブル・デジグネーション３６は、セグメント・
テーブルの起点を指し、そこからプロセッサはセグメン
ト・テーブル４４の位置を定める。各セグメント・テー
ブル・エントリは個々のページ・テーブルを指す。セグ
メント・テーブル４４はページ・テーブル４ｆ３Ａを指
すエントリを含む。ページ・テーブル４６Ａは、拡張ペ
ージ・テーブル４８と同様に、アクセスされる情報を含
むメイン・メモリへの対応するアドレス空間ム。ページ
・テーブル４６Ａと拡張ページ・テーブル４８の違いは
、拡張ページ・テーブル４８がフィールド・プロチクシ
ロン・ビットを含むコトである。拡張ページ・テーブル
は、本発明の１つの実施例であることを理解されたい。

ページ・テーブル４ｅＡ自体の中にフィールド・プロテ
クション・ビットを含むようにこれを拡張することが可
能なので、拡張ページ・テーブル４８を設ける必要はな
い。

ページ・テーブル（または拡張ページ・テーブル４８）
内のフィールド・プロチクシロン・ビットは、メモリ・
ページのパーマネント属性を反映する。したがって、あ
るページがページアウトされる場合には、それは現在ス
トレージ・キーが管理されているのと同じ方法で外部記
憶装置にストアされる。フィールド・プロテクション・
ファシリティのない場合（第２図）、アドレス空間のペ
ージ・テーブルは一時的な意味しか持たない。対応する
テーブルの全ページがページ・アウトされてしまったと
き、そのページ・テーブルを放棄することができる。フ
ィールド・プロテクション・ファシリティのある種の使
用では、追加のプロチクシロン情報をファイル・システ
ムによって管理することができる。その−例は、あるモ
ジュールのどの部分がコードであり、どの部分がデータ
であるかに関する情報をファイル・システムに保持する
、実行のみのプロチクシロンである。

ページ・テーブル・エントリ内のプロテクション・ビッ
トが変更された後、そのプロチクシロン・ビットの現在
値がシステム内の全ＴＬＢからパージされる。したがっ
て、全ＣＰＵ内の特定のＴＬＢエントリを無効にするＩ
　ＰＴＥ命令が、プロチクシロン・ビットの変更の後に
続く。または、等価な機能がプロテクション・ビットを
変更する命令の一部となっているべきである。フィール
ド・プロテクションに関する機能の性能を評価する際に
、この追加の機能が考慮される。

既に説明したような、フィールド・プロテクション制御
マスク内の共通記述を用いる代わりに、複数のプロテク
ション・ビットのセットを用いて各３３ インターバル毎のプロチクシロン状態を表す、別の実施
様態が有り得る。この実施様態は、異なるインターバル
に異なるプロテクシＢン状態を与えられるという利点を
有する。ただし、これは、先に説明したものよりも多く
のページ・テーブル・ストレージとＴＬＢストレージと
を必要とする。

本発明をストレージ・キーなどの他のプロチクシロン・
メカニズムと併用して、非常に柔軟で洗練されたプロチ
クシロン方式を提供することができる。たとえば、スト
レージ・キーが別のプロテクション定義域を提供し、各
定義域の内部で、フィールド・プロテクション・メカニ
ズムがファイン・グレイン・プロチクシロンを提供する
。この形式のプロテクション方式では、多分フィールド
・プロチクシロン・メカニズムのない場合でも、ストレ
ージ・キーを現在のキー・ストレージから移動してペー
ジ・テーブル内に置くのがを利となるはずである。代替
方法は、ストレージ・キーをストレージ・キー配列（Ｉ
ＢＭ３７０システム以外のシステムでは、類似のストレ
ージ・キー記憶４− ファシリティ）内で管理し、最初のアクセスと同時に、
このストレージ・キーの値をトランスレーション・ルッ
ク・アサイド・バッファ（１８Ｍ３７０システム以外の
システムでは、最近のアドレス・トランスレーション・
オペレーションの領域）に移動するものである。このス
トレージ・キーの異なる実施様態は、本発明の性能の利
点のいくつかをストレージ・キー・１プロテクシヨンに
拡張する。ＥＳＡ／３７０アーキテクチャのオーソリテ
ィ・インデックスや拡張オーソリティ・インデックスな
ど、他のストレージ・プロテクション・メカニズム２組
み合わせることも可能である。

第４図に、フィールド・プロテクション・ファシリティ
・システム６２を示す。システム６２は、プロセッサ・
ロジック３０、ストレージ・ファシリテイ５０およびア
ドレス・トランスレーション・ファシリテイ５２を宵す
るコンピュータ６０を含む。Ｉ　ＢＭ３７０アーキテク
チヤの場合、アドレス・トランスレーションφファシリ
ティは、最大量のアクセス活動を受けている仮想メモリ
・ロケーションに対するトランスレーション情報を含む
、トランスレーション・ルック・アサイド・バッファ４
０を含む。３７０システムの場合、本発明は、トランス
レーション・ルック・アサイド・バッファ内にストアさ
れた情報の各アドレスと関連するプロチクシロン・ビッ
トを管理する。他のシステムでは、アドレス・トランス
レーション・ファシリテイ内に異なる形式のメモリ・テ
ーブルを含むことができる。

３７０アーキテクチヤ以外のハードウェア・アーキテク
チャでは、類似の２段（セグメント・テーブルからペー
ジ・テーブルへ）の仮想アドレスから実アドレスへのト
ランスレーション方式ヲ用イることがあり、まったく異
なる方法を用いる場合もある。一般に、アドレス・ルッ
ク・アップは、なんらかの形式のメモリ・テーブル方式
によって行なわれる。ルック・アップに時間がかかるた
め、「ルック・アサイド」バッファまたは最近のトラン
スレージロンの領域を設けることが通常である。

どの場合でも、プロテクション情報は、実アドレスへの
転換に使用されるメモリ・テーブル内に保存すべきであ
り、また「ルック・アサイド」領域が存在するのであれ
ば、変換が発生した時に必ずそこに移動すべきである。

フォワード・トランスレーションを用いるシステムでは
、少なくとも１つのテーブルがアドレス・トランスレー
ションに使用される。テーブルが１つだけの場合、仮想
メモリ・アドレスをそのテーブルへのオフセットとして
使用して、アクセスしようとするページの実アドレスを
フェッチする。

本発明の追加のプロテクション・ビットは、実アドレス
情報を含むテーブル、またはそれに並行した別のテーブ
ル・エントリのいずれかと共にストアすべきである。仮
想アドレスのセグメントを追加テーブルに対する連続す
るオフセットとして使用するテーブルが複数ある場合、
本発明のプロチクシロン・ビットは、実ページ・アドレ
スを含む最終テーブルと関連づけるべきであり、あるい
は並行テーブル内にあるべきである。

アドレス・トランスレージロンのためのもう１７− つの方法は、反転ページ・テーブルを用いるものである
。反転ページ・テーブルを使用する場合、仮想アドレス
を、実アドレスによって編成されたテーブル内の各実ア
ドレスと関連づける。この方法は、仮想メモリのサイズ
ではなく実メモリのサイズに伴って成長するテーブルを
有するという利点がある。

この方法は通常、仮想アドレスから実アドレスに変換す
るためのなんらかの形式のハツシュ・テーブル構造を用
いて、検索時間をスピードアップする。ハツシュ・テー
ブルは通常、アドレス・トランスレーション中にハード
ウェアによって使用される間に、ソフトウェアによって
作成され変更される。しばしば、仮想ページ・アドレス
全体がハツシュ記憶され、その後にメモリ・テーブルに
対するオフセットとして使用される。その場合、ハツシ
ュ記憶によって引き起こされた衝突は、衝突チェーンま
たはテーブル内の未使用のエントリを使用するための他
のなんらかの手段によって処理する。

　３８− ルック・アップに使用されるストレージ・ロケーション
の数に関わらすに良好な性能を得るため、通常は、最近
のトランスレーションの「ルック・アサイド」領域が管
理される。本発明のプロテクション・ビットは、この形
式のアーキテクチャの反転ページ・テーブル内の、実メ
モリの各ページに関連する位置に保存すべきである。プ
ロテクション・ビットは、トランスレーションが行なわ
れるとき、仮想アドレスおよび対応する実アドレスとと
もに「ルック・アサイド」領域に置くべきである。

Ｅ０発明の効果 本発明によれば、ページ・サイズよりも小さな単位で、
ストアされたデータへのアクセスを制限し、データをプ
ロテクトすることが可能になる。

【図面の簡単な説明】 第１図は、フィールド・プロテクション・ファシリティ
のオペレーションを示す流れ図である。 第２図は、フィールド・プロテクション・ファシリティ
の実施例のブロック図である。 ９− 第３図は、フィールド・プロテクシタン情報用のメイン
・メモリ内のテーブル構造の実施例の説明図である。 第４図は、フィールド・プロテクション・ファシリティ
のシステム全体の説明図である。 ３０・・・・プロセッサ・ロジック、３２・・・・プロ
グラム・ステータス・ワード（ＰＳＷ）、３４・・・・
オペランド・アドレス・レジスタ、３６・・・・セグメ
ント・テーブル・デジグネーシロン（ＳＴＤ）、３８・
・・・フィールド・プロテクション・ロジック３８．４
０・・・・トランスレーション・ルック・アサイド・バ
ッファ（ＴＬＢ）、４２・・・・メイン・メモリ、４４
・・・・セグメント・テーブル、４６・・・・ページ・
テーブル、４８・・・・拡張ページ・テーブル、５０・
・・・ストレージ・ファシリテイ、５２・・・・アドレ
ス・トランスレーション・ファシリテイ、６２・・・・
フィールド・プロテクション・ファシリティ・システム
、１００・・・・オーソリティ・マスク。 　４０−

Claims (12)

【特許請求の範囲】
1. （１）ストレージ・ファシリテイとアドレス・トランス
   レーション・ファシリテイとを有するコンピュータにお
   いて、固有のアドレスを有する複数のメモリ・ロケーシ
   ョンにストアされた情報へのアクセスを制限するための
   データ・プロテクション・メカニズムを確立するための
   方法であって、（ａ）ストアされた情報へのアクセス要
   求の許可できる形式を指示するビットを含むオーソリゼ
   ーション・マスクを確立するステップと、 （ｂ）ストアされた情報のアドレスに関連する複数のプ
   ロテクション・ビットを、そのプロテクション・ビット
   の１つまたは１グループが情報の一部分に対応するよう
   にして確立するステップと、（ｃ）前記のアドレス・ト
   ランスレーション・ファシリテイ内に、前記のビットを
   前記のストアされた情報のアドレスと共にストアするス
   テップとを含むことを特徴とする方法。
2. （２）ストレージ・ファシリテイとアドレス・トランス
   レーション・ファシリテイとを有するコンピュータにお
   いて、固有のアドレスを有する複数のメモリ・ロケーシ
   ョンにストアされた情報へのアクセスを、その情報に対
   して確立されたアクセス制限のバイオレーションを決定
   することによって制限するための、ストレージ・プロテ
   クション方法であって、 （ａ）ストアされた情報へのアクセス要求の許可できる
   形式を指示するビットを含むオーソリゼーション・マス
   クを確立するステップと、 （ｂ）ストアされた情報の各アドレスに関連する複数の
   プロテクション・ビットを、そのプロテクション・ビッ
   トの１つまたは１グループがストアされた情報の一部分
   に対応するようにして確立するステップと、 （ｃ）前記のアドレス・トランスレーション・ファシリ
   テイ内に、前記のビットをストアされた情報の前記の各
   アドレスと共にストアするステップと、（ｄ）前記の情
   報の一部分にアクセスしたいとの要求に応答して、前記
   の情報の前記の要求された部分に対応する前記のプロテ
   クション・ビットと前記のオーソリゼーション・マスク
   を比較して、許可できない形式のアクセスが要求された
   ためにバイオレーションが発生したか否かを判定する、
   ステップと、 （ｅ）バイオレーションが発生しなかった場合には前記
   の情報の要求された部分へのアクセスを許可し、バイオ
   レーションが発生した場合にはアクセスを拒否するステ
   ップと を含むことを特徴とする方法。
3. （３）１組の前記のプロテクション・ビットが、ストア
   された情報の、サイズが４Ｋバイト未満の部分に対応す
   ることを特徴とする、請求項２に記載の方法。
4. （４）前記の各プロテクション・ビットが、ストアされ
   た情報の、サイズが４Ｋバイト未満の部分に対応し、フ
   ィールド・プロテクション制御マスクを用いてバイオレ
   ーションが発生したか否かを判定することを特徴とする
   、請求項２に記載の方法。
5. （５）コンピュータが、メイン・メモリ・ロケーション
   とプログラム・ステータス・ワードとを含み、アドレス
   ・トランスレーション・ファシリテイが、トランスレー
   ション・ルック・アサイド・バッファとセグメント・テ
   ーブルとページ・テーブルとを含むことを特徴とする、
   請求項２に記載の方法。
6. （６）前記のプロテクション・マスクがプログラム・ス
   テータス・ワードにストアされ、さらに、（ａ）前記の
   メモリ・ファシリテイにストアされた前記の情報に関す
   るトランスレーション情報がトランスレーション・ルッ
   ク・アサイド・バッファにロードされる時に、前記のプ
   ロテクション・ビットをトランスレーション・ルック・
   アサイド・バッファにストアするステップと、 （ｂ）トランスレーション情報を求めてトランスレーシ
   ョン・ルック・アサイド・バッファがアクセスされる時
   に、トランスレーション・ルック・アサイド・バッファ
   にストアされた前記のプロテクション・ビットを読み取
   るステップと、 （ｃ）前記の要求された情報がメイン・メモリ内でアク
   セスされるのとほぼ同時に、トランスレーション・ルッ
   ク・アサイド・バッファからの前記のプロテクション・
   ビットを前記のオーソリティ・マスクと比較するステッ
   プと を含むことを特徴とする、請求項４に記載の方法。
7. （７）ストレージ・ファシリテイとアドレス・トランス
   レーション・ファシリテイとを有するコンピュータにお
   いて、固有のアドレスを有する複数のロケーションにス
   トアされた情報へのアクセスを、前記の情報に対して確
   立されたアクセス制限のバイオレーションを決定するこ
   とによって制限するための、ストレージ・プロテクショ
   ン・システムであって、 （ａ）ストアされた情報へのアクセス要求の許可できる
   形式を指示するビットを含むオーソリゼーション・マス
   クを確立する手段と、 （ｂ）ストアされた情報の各アドレスに関連する複数の
   プロテクション・ビットを、前記のプロテクション・ビ
   ットの各セットがストアされた情報の一部分に対応する
   ようにして確立する手段と、（ｃ）前記のアドレス・ト
   ランスレーション・ファシリテイ内に、前記のビットを
   ストアされた情報のストアされた各アドレスと共にスト
   アする手段と、 （ｄ）ストアされた情報の一部分にアクセスしたいとの
   要求に応答して、ストアされた情報の前記の要求された
   部分に対応する前記のプロテクション・ビットと前記の
   オーソリゼーション・マスクを比較して、許可できない
   形式のアクセスが要求されたためにバイオレーションが
   発生したか否かを判定する手段と、 （ｅ）バイオレーションが発生しなかった場合にはスト
   アされた情報の要求された部分へのアクセスを許可し、
   バイオレーションが発生した場合にはアクセスを拒否す
   る手段と を含むことを特徴とするストレージ・プロテクション・
   システム
8. （８）ストレージ・ファシリテイとアドレス・トランス
   レーション・ファシリテイとを有するコンピュータにお
   いて、固有のアドレスを有する複数のメモリ・ロケーシ
   ョンにストアされた情報へのアクセスを制限するための
   、ストレージ・キーとプロテクション・キーとを含むス
   トレージ・プロテクション・システムであって、 （ａ）各ストレージ・キーがメモリの１ページに関連す
   るプロテクション属性を識別する、複数のストレージ・
   キーと、 （ｂ）最近のアドレス・トランスレーションのトランス
   レーション・ルック・アサイド領域に前記のストレージ
   ・キーを読み込みまたはストアする手段と、 （ｃ）前記のストレージ・キーをプロテクション・キー
   と比較して、メモリのページに対する許可できるアクセ
   スを決定する手段と、 を含むことを特徴とする、ストレージ・プロテクション
   ・システム。
9. （９）最近のアドレス・トランスレーションのトランス
   レーション・ルック・アサイド領域がトランスレーショ
   ン・ルック・アサイド・バッファであることを特徴とす
   る、請求項８に記載のストレージ・プロテクション・シ
   ステム。
10. （１０）最近のアドレス・トランスレーションのトラン
    スレーション・ルック・アサイド領域に読み込まれるま
    たはストアされるストレージ・キーが、ページ・テーブ
    ルから読み取られることを特徴とする、請求項８に記載
    のストレージ・プロテクション・システム。
11. （１１）最近のアドレス・トランスレーションのトラン
    スレーション・ルック・アサイド領域に読み込まれるま
    たはストアされるストレージ・キーが、ストレージ・キ
    ー配列から読み取られることを特徴とする、請求項８に
    記載のストレージ・プロテクション・システム。
12. （１２）ストレージ・ファシリテイとアドレス・トラン
    スレーション・ファシリテイとを有するコンピュータに
    おいて、固有のアドレスを有する複数のメモリ・ロケー
    ションにストアされた情報へのアクセスを制限するため
    の、ストレージ・キーとプロテクション・キーとを含む
    ストレージ・プロテクション方法であって、 （ａ）各ストレージ・キーがメモリの１ページに関連す
    るプロテクション属性を識別する、複数のストレージ・
    キーを確立するステップと、 （ｂ）最近のアドレス・トランスレーションのトランス
    レーション・ルック・アサイド領域に前記のストレージ
    ・キーを読み込みまたはストアするステップと、 （ｃ）前記のストレージ・キーとプロテクション・キー
    を比較して、アクセス・バイオレーションが発生したか
    否かを判定するステップと、 （ｄ）アクセス・バイオレーションが発生しなかった場
    合にメモリのページへのアクセスを許可するステップと を含むことを特徴とする、ストレージ・プロテクション
    方法。