JPS61127050A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリをスタックとして使用する場合の連続
的データ書き込みの高速化に適した書き込み制御方式を
有するライト・スワップ方式のキャッシュメモリ装置に
関するものである。

キャッシュメモリ装置の方式として、ＣＰＵからデータ
の書き込みを行なう際にデータをキヤ。

シュメモリ内と主記憶の両方に同時に書き込むうイト・
スル一方式と、書き込み時にはキャッシュメモリ内にだ
け書き込みを行い、書き込んだ領域が後になって別のア
ドレスのキャッシュアクセスに使用されたときに、以前
のデータを主記憶へ書き出すライト・スワップ方式の２
つがある。本発明は後者のライト・スワップ方式に属す
るもので、主記憶からキャッシュメモリへのむだなデー
タの読み込みを削減するものである。

ｒ従来の技術〕 従来のライト・スワップ方式のキャッシュメモリの書き
込み方式について、図を用いて説明する。

第７図はキャッシュメモリ装置の１例の構成図である。

アドレス・レジスタ３０は、キャッシュメモリをアクセ
スする場合のアドレスを保持するレジスタで、上位アド
レス部３１．中位アドレス部３２゜下位アドレス部３３
の３つの部分から成る。データ・メモリ２０は、データ
を記憶するためのメモリで、その記憶容量（語数）は中
位アドレス部３２．下位アドレス部３３を合わせたビッ
ト数で指定できるだけの大きさを持つ。データ・メモリ
２０中のデータは１語ずつ管理されるのではなく、下位
アドレス部３３のビット数で指定できる大きさの、ブロ
ックと呼ぶ単位でヒント、ミスヒツトの管理や主記憶と
の間のデータ入れ替えの管理が行なわれる。以後本例で
は、１ブロツクの大きさを４語として説明を行なう。デ
ータ・メモリ２０中には、中位アドレス部３２のビット
数で指定できるだけの個数のブロックが存在する。

ディレクトリ・メモリ１０は、データ・メモリ２０の中
の各ブロックが有効か無効か、どこのアドレスに対応す
るデータが置かれているのか、主記憶からキャッシュに
読み込まれた後に内容が変更されたか否かの情報を保持
し、キャッシュメモリの読み書き時に、ヒツトかミスヒ
ツトか、主記憶との間にデータ転送の必要があるか否か
の管理に使用される。ディレクトリ・メモリ１０は、を
効フラグ部１１．変更フラグ部１２．キーアドレス部１
３から構成される。ディレクトリ・メモリ１０のエント
リ数は、データ・メモリ２０中のブロックの個数に等し
い。比較器１４は、アドレス・レジスタ３０中の上位ア
ドレス部３１の値と、キーアドレス部１３の値を比較し
、その結果がキャッシュのヒツト、ミスヒントの判定に
使用される。この場合、ディレクトリ・メモリ１０は中
位アドレス部３２を用いて検索される。カウンタ３４は
、下位アドレス部３３と同じビ・７ト輻を持ち（本例で
は２ビツトとする）、ゼロクリア、下位アドレス部３３
からの値のロード、＋１の機能を持ち、データ・メモリ
２０のブロックの中味（４語）を順次主記憶へ書き出す
処理（ライトパンク）および主記憶からデータ・メモリ
２０のブロックへ順にデータを読み込む場合の、最下位
（２ビツト）のアドレス生成に使用される。データ選択
器３５は、データ・メモリ２０および主記憶へ供給する
アドレスの最下位（２ビツト）として、下位アドレス部
３３の値を使うか、カウンタ３４の値を使うかを決定す
るが、通常は下位アドレス部３３の方を選択しているも
のとする。書き込みデータ・レジスタ２１は、キャッシ
ュメモリに書き込むべきデータを保持するレジスタであ
る。主記憶インタフェース２４は、主記憶とのデータ、
アドレス。

制御信号の受は渡しを行なう部分であり、アドレス情報
として中位、下位アドレスについては、データ・メモリ
２０に供給されているものと同じ情報が、上位アドレス
については、本例ではキーアドレス部の内容がそれぞれ
使用される。制御回路４０は、キャッシュ命令レジスタ
４１に置かれたキャッシュ命令に従いキャッシュメモリ
の読み書きを開始し、ディレクトリ・メモリ１０の内容
にしたがい、ヒツト、ミスヒツトの別、主記憶との間の
データ転送の要否を判定して、判定結果にしたがった制
御手順を実行する。なお、第７図において、２２は読み
出しデータ・レジスタ、２３はキャッシュ・データバス
である。

第８図は、キャッシュ命令として書き込み（ライト）が
指定された場合の、制御手順の流れ図である。ディレク
トリ・メモリ１０の有効フラグと変更フラグの値、およ
び比較器１４の比較結果により処理が分岐する。流れ図
の中で枝１から枝４は、各々次の場合を示す。枝１は当
該ブロック中に有効なデータがなくキャッシュ・ミスヒ
ツトとなった場合、技２はキャッシュ・ヒツトの場合、
技３は当該ブロック中に有効なデータが存在するがキー
アドレスが異なるためにミスヒツトとなった場合で、か
つブロックの内容が主記憶から持って来られた後に変更
を受けておらず（変更フラグ＝０）主記憶へ書き戻す必
要のない場合、枝４は枝３と同様のミスヒツトの場合で
あるが変更フラグが１でありブロックの内容を主記憶へ
ライトバックする必要のある場合である。

各々の場合の制御手順について説明する。枝４の場合は
、データ・メモリ２０の当該ブロックには、別のアドレ
スに対応する有効なデータが存在するため、ます゛ブロ
ックの内容４語を主記憶へ書き戻す。この処理が第８図
の枠７１の処理である。こうしてブロックを空にした後
枠７２の処理で令書き込もうとしている１語の書き込み
を行なう。次に枠７３、７４でディレクトリ・メモリ１
０の内容を更新する。最後に枠７５で、ブロック内の残
り３語に、主記憶のしかるべきアドレスからデータを読
み込み、処理を終了する。枠７１の処理を詳細化したの
が第９図である。ブロック内の４語のデータを順次読み
出し主記憶へ書き込むために１ずつアドレスを変化させ
る必要があるが、この目的で第７図のカウンタ３４を使
用する。枠７５の処理を詳細化したのが第１０図である
。第８図の枠７２で書き込みを行ったアドレスを除く同
一ブロック内の３語について、主記憶からデータを読み
込むために、同じくカウンタ３４を用いる。第９図との
違いは、カウンタの初期値としてはじめにアドレスレジ
スタの下位アドレス部をロードし、それを１増加しては
主記憶読み出しのための下位アドレスとして使用するこ
とである。

枝１および３の処理は、枝４の処理から枠７１の処理を
除いたものに全く等しい。

以上に述べたような従来例におけるキャッシュメモリ書
き込みの制御手順を用いると、メモリをスタックとして
使用する場合でかつスタックの先頭につづけてデータを
書き出して（ブツシュして）ゆく場合に、明らかに不要
な主記憶の読み出しが発生する。この様子を図を用いて
説明する。

第１１図はメモリをスタックとして使用する場合の概念
図である。書き込み前の図では、スタックの先頭は１０
０１　（１６）番地にあり、これから１００２（１６）
番地にデータの書き込みを行おうとするところである　
（（１６）は１６進表示を示す）。破線はキャッジ１．
メモリのブｌニドツクの境界を示す。またキャッシュメ
モリには、異なるアドレスに対応する有効なデータで変
更フラグ＝１のものが存在しているものとする。１００
２　（１６）番地への書き込みを実行すると、キャッシ
ュメモリはミスヒツトを起こし、第８図の枝４の制御手
順が実行されて、まずブロック内の元のデータ４語が主
記憶へ書き戻され、次に１００２　（１６）番地へ書き
込むべきデータが当該ブロックに書き込まれ、ディレク
トリ・メモリ１０が更新され、そしてブロック内の残り
の３語が主記憶から読み込まれる。第１１図の書き込み
後の図は、斜線が主記憶から読み込まれたデータを示し
、格子縞が書き込まれたデータを示す。

次に１００３　（１６）番地への書き込みを行なうと、
キャッシュメモリはヒツトし、第８図の枝２の制御手順
が実行されて、データの書き込みと変更フラグのセット
だけが行われ、第１１図の書き込み後の図の１００３　
（１６）番地は、斜線から格子縞に変わる（第１２図の
書き込み前の図）。次に１００４　（１６）番地へ書き
込みを行なうと、再びミスヒツトが起こり、第８図枝４
の制御手順が実行され°ζ、第１２図の書き込み後の図
のように、１００４　（１６）には書き込みデータが、
１００５　（１６）〜１００７　（、１６）番地には主
記憶から読み込まれたデータが存在することになる。こ
うして書き込みをくり返し、１００２　（１６）から１
０００　（１６）番地までの１２語に書き込みを完了し
た時の図が第１３図である。１００２　（１６）から１
０００　（１６）番地までに書き込んだデータが存在し
、１０００　（１６）　　、　１００１　（１６）　　
、　１００Ｅ（１６）　　、　１００Ｆ（１６）番地に
は自動的に主記憶から読み込まれたデータが存在してい
る。この状態でスタックの先頭は１０００　（１６）番
地であり、それより大きいアドレスのデータはスタック
を利用する者にとって意味のないデータである。またこ
こで注意するべきことは、１００２　（１６）　、　１
００４　（１６）　、１００８　　（１６）　。

１００Ｃ（１６）番地の書き込み時にはキャッシュはミ
スヒツトして、主記憶からそれぞれ３語ずつ合計１２語
のデータが読み込まれたが、その内の８語、番地でいう
と１００３　（１６）　、　１００５　（１６）　、　
１００６　（１６）　。

１００７　（１６）　、　１００９　（１６）　、　１
００Ａ　（１６）　、　１００Ｂ　（１６）　。

１０００　（１６）番地のデータは、使用されないまま
書き込みデータが上書きされていることである。さらに
スタック利用の意味上、不要な１００Ｅ（１６）　。

１００Ｆ　（１６）番地のデータを含めて、１０語もの
不要なデータが主記憶から読み込まれている。

以上に述べた各アドレスへのデータ書きこみの際のヒツ
ト、ミスヒントの別、そのとき起動されたキャッシュ制
御手順の種別、主記憶への書き出し、主記憶からの読み
込みの語数をまとめたものが第１表である。キャッシュ
メモリへの１２語のデータ書き込みに対して、１２語の
主記憶からのデータ読み込みが発生し、その内の１０語
のデータは上に述べたとおりむだな読み込みとなってい
る。

第１表 メモリをスタックとして利用する場合に、スタックの先
頭が一時的なデータ置き場であるときはスタックは絶え
ず伸びたり縮んだりして、上に述べたような主記憶から
のむだなデータの読み込みというものを規定することは
難しいが、スタックにプログラムの実行制御情報などの
ある程度大きな一連のデータをブツシュする場合には、
先に述べたとおり明らかにむだと分かる主記憶からのデ
ータの読み込みが発生し、主記憶アクセスのために余分
な時間がかけられている。

〔発明が解決しようとする問題点〕

本発明は、上述の従来のライト・スワップ方式のキャッ
シュメモリ装置において、メモリをスタックとして使用
する場合に、ある程度大きな一連のデータをブツシュす
る際に、明らかにむだと分かる主記憶からのデータの読
み込みが発生し、主記憶アクセスのために余分な時間が
かかるという欠点を改善するものである。

〔問題点を解決するための手段〕

本発明においては、上記問題点を解決するために以下の
ごとき手段を講する。すなわち、データの書き込みを行
う際に該データをキャッシュメモリ内のみに書き込み、
該書き込んだ領域が後に別のアドレスのキャッシュアク
セスに使用されるときに、該領域に書き込まれているデ
ータを主記憶に書き戻すライト・スワ・ノブ方式のキャ
ッシュメモリにおいて、第１の書き込み手段と第２の書
き込み制御手段を備え、メモリをスタックとして用いス
タックの先頭へデータの連続的書き出しを行なう場合に
、第１語の書き出しに第１の制御手段を用い、第２語以
後の書き出しに第２の制御手段を用い、第１の制御手段
においては書き込みアドレスのデータセルを含むブロッ
ク、すなわちデータの管理単位がキャッシュメモリ内に
存在しない場合には、当該ブロックをキャッシュメモリ
内に確保した後に、書き込みデータを当該アドレスのデ
ータセルに書き込みを行ない、当該ブロック内の他のデ
ータセルについては主記憶からデータの読み込みを行な
う通常のライト・スワップ方式の制御手段を実施し、第
２の制御手段においては書き込みアドレスのデータセル
を含むブロックがキャッシュメモリ内に存在しない場合
には、当該ブロックをキャッシュメモリ内に確保した後
に、書き込みデータを当該アドレスのデータセルにただ
ちに書き込みを行ない、当該ブロック内の他のデータセ
ルについては主記憶からデータを読み込むことをしない
まま当該ブロックを有効化せしめるメモリ制御方式を提
供する。

それにより、ライト・スワップ方式のキャッシュメモリ
装置において、メモリをスタックとして使用する場合に
、スタックへの連続的なデータ書き込みの際に生ずる主
記憶からのデータ読み込みに関するむだな時間を削減で
き、スタックへの連続的なデータ書き込みの高速化を図
ることができる。

以下に実施例を示し、これを用いて本発明をさらに詳細
に説明する。

〔実施例〕

以下本発明の１実施例について図を用いて説明を行なう
。第１図は本発明の実施例の１つであるキャッシュメモ
リ装置の構成図である。本実施例は、第７図から第１３
図及び表１を用いて説明した従来のキャッシュメモリ装
置の１例に対して、ライト・スタックと呼ぶ新たなキャ
ッシュ命令を追加し、その命令の制御手順を実現するた
めのライト・スタック用制御回路５０．ライトスタック
用キャッシュ命令デコーダ４７を付加したものである。

制御回路４３．キャッシュ命令デコーダ４６は、第７図
の制御回路４０．キャッシュ命令デコーダ４５に相等す
るものであり、第８図に制御手順の流れ図を示したキャ
ッシュ命令の「ライｌ−Ｊをはじめとする従来のキャッ
シュ命令の制御手順を実現する。

但し、キャッシュ命令レジスタ４１にキャッシュ命令「
ライト・スタック」が置かれた場合には、キャッシュ命
令デコーダ４６は命令解読信号を制御回路４３へ転送せ
ず、制御回路４３は制御信号線４４とディレクトリ・メ
モリ１０の有効フラグ部１１、変更フラグ部１２ヘデー
タを送出する信号線を開放して、キャッシュメモリ装置
の制御権をライト・スタック制御回路５０へ渡す。ライ
ト・スタック用キャッシュ命令デコーダ４７は、ライト
・スタック命令を解読し、命令解読信号をライト・スタ
ック制御回路５０へ送出し、ライト・スタック制御回路
５０は、制御信号線５１を通じて制御信号を送出し、ラ
イト・スタックのキャッシュ命令に対応する制御手順を
実行する。第１図中の他の構成要素は第７図のものと同
じである。

アドレス・レジスタ３０は、キャッシュメモリをアクセ
スする場合のアドレスを保持するレジスタで上位アドレ
ス部３１．中位アドレス部３２．下位アドレス部３３の
３つの部分から成る。データ・メモリ２０はデータを記
憶するためのメモリで、その記憶容量（語数）は中位ア
ドレス部３２．下位アドレス部３３を合わせたビット数
で指定できるだけの大きさを持つ。データ・メモリ２０
中のデータはＩ　ＫＭずつ管理されるのではなく、下位
アドレス部３３のビット数で指定できる大きさの、プロ
・７りと呼ぶ単位でヒツト、ミスヒ・７トの管理や主記
憶との間のデータ入れ替えの管理が行なわれる。以後本
例では、１ブロツクの大きさを４語として説明を行なう
。データ・メモリ２０中には、中位アドレス部３２のビ
ット数で指定できるだけの個数のブロックが存在する。

ディレクトリ・メモリ１０は、データ・メモリ２０の中
の各ブロックが有効か無効か、どこのアドレスに対応す
るデータが置かれているのか、主記憶からキャッシュに
読みこまれた後に内容が変更されたか否かの情報を保持
し、キャッシュメモリの読み書き時に、ヒントかミスヒ
ツトか、主記憶との間にデータ転送の必要があるか否か
の管理に使用される。ディレクトリ・メモリ１０は、有
効フラグ部１１．変更フラグ部１２．キーアドレス部１
３から構成される。ディレクトリ・メモリのエントリ数
は、データ・メモリ２０中のブロックの個数に等しく両
者ともアドレス・レジスタの中位アドレス部３２により
アドレス指定される。比較器１４は、アドレス・レジス
タ３０中の上位アドレス部３１の値と、キーアドレス部
１３の値を比較し、その結果がキャッシュのヒツト、ミ
スヒントの判定に使用される。

カウンタ３４は、下位アドレス部３３と同じビット幅を
持ち（本例では２ビツトとする）、ゼロクリア。

下位アドレス部３３からの値のロード、＋１の機能を持
ち、データ・メモリのブロックの中味（４語）を順次主
記憶へ書き出す処理（ライト・バンク）および主記憶か
らデータ・メモリ２０のブロックに順にデータを読み込
む場合の、最下位（２ビツト）のアドレス生成に使用さ
れる。データ選択器３５は、データ・メモリ２０および
主記憶へ供給するアドレスの最下位（２ビツト）として
下位アドレス部３３の値を使うかカウンタ３４の値を使
うかを決定するが、通常は下位アドレス部３３の方を選
択しているものとする。書き込みデータ・レジスタ２１
は、キャッシュメモリに書き込むべきデータを保持する
レジスタである。主記憶インタフェース２４は、主記憶
とのデータ３アドレス、制御信号の受は渡しを行なう部
分であり、アドレス情報として、中位。

下位アドレスについてはデータ・メモリに供給されてい
るものと同じ情報が、上位アドレスについては、キーア
ドレス部１３の内容がそれぞれ使用される。

第２図は、第１図のライト・スタック制御回路で実現す
る制御手順の流れ図である。ディレクトリ・メモリ１０
（番号は以後第１図または第２図中のものを指す）の有
効フラグ部１１と変更フラグ部１２の値、および比較器
１４の比較結果により制御手順の流れが分岐する。流れ
図中で枝５から技８は、各々次の場合を示す。枝５は、
アドレス・レジスタ３０の中位アドレス部３２で指定さ
れるブロック中に有効なデータがなくキャッシュ・ミス
ヒツトとなった場合、枝６はキャッシュ・ヒツトの場合
。

技７は当該ブロック中に有効なデータが存在するがキー
アドレスの比較結果が不一致でミスヒツトとなった場合
で、かつブロックの内容が主記憶から持って来られた後
に変更を受けておらず（変更フラグ＝０）主記憶へ書き
戻す必要のない場合。

技８は枝７と同様のミスヒツトの場合であるが変更フラ
グが１でありブロックの内容を主記憶へライトバックす
る必要のある場合である。

各々の場合の制御手順について説明する。枝８の場合は
、データ・メモリ２０の当該ブロックには、異なるキー
アドレスの有効なデータが存在するため、まずブロック
の内容４語を主記憶へ書き戻す。

この処理が第２図の枠１０１の処理である。こうして書
き込み対象ブロックを確保した後、枠１０２の処理で書
き込みデータ・レジスタ２１中のデータをデー多・メモ
リ２０中の当該ブロック内の指定アドレスのデータセル
に書き込む。この場合のアドレスとして、ブロックを指
定するのに中位アドレス部３２が、ブロック内のデータ
セルを指定するのに下位アドレス部３３が使用される。

次に枠１０３ではディレクトリ・メモリ１０のキーアド
レス部１３に上位アドレス部３１の内容を書き込み、枠
１０４でディレクトリ・メモリ１０の有効フラグと変更
フラグを共に１に書き替え当該ブロックの有効化を完了
し処理を終了する。ここで述べた処理では、ブロック内
の４語のデータセルのうち、枠１０２で書き込みを行っ
た以外の３語のデータセルについては、従来例のように
主記憶から対応するアドレスの内容を読み込むことはし
ていないので、以前の異なるキーアドレスで同ブロック
を使用していた時のデータがそのまま残っている状態で
同ブロックが有効化されている。これら３語のデータは
、利用者にとって意味のないデータであるが、引きつづ
くライト・スタックのキャッシュ命令が実行された時に
、正しいデータにより上書きされるようにライト・スタ
ックのキャッシュ命令を使うことが必要とされる。キャ
ッシュ命令の使い方については後で詳しく述べる。枠１
０１の処理内容を詳細に示したのが第３図である。ブロ
ックの内容を主記憶に書き出すためには、ブロック内の
４語を順に読み出しては、アドレス情報と書き込み制御
信号を添えて主記憶インターフェイス回路２４へ送出す
る。この場合アドレスの下位２ビ・ノド　（ブロック内
のデータセルアドレスに相等）を生成するためにカウン
タ３４を使用する。第３図の枠１０１１でまずカウンタ
をゼロクリアし、枠１０１２で通常下位アドレス部３３
を選択しているデータ選択器３５をカウンタ３４側に切
替える。この状態で枠１０１４でデータ・メモリ２０を
読み出すと、中位アドレス部３２で指定されるブロック
の中の、データ選択器３５の出力で指定されるデータセ
ルが読み出される。これをキャッシュ・データバス２３
を経由して主記憶インタフェース２４へ送ると共に、主
記憶書き込みの制御信号を主記憶インタフェース２４へ
送出すると、主記憶書き込みの上位アドレスとしてはデ
ィレクトリ・メモリ１０のキーアドレス部１３の値が、
中位。

下位アドレスとしてはデータ・メモリ２０に供給されて
いるものと同じ値が使われて主記憶への書き込みが行な
われる。この後枠１０１５でカウンタを１だけ増加させ
て、再び枠１０１４の処理を実行すると、ブロック内の
次のデータセルの中味が、主記憶の次のアドレスに書き
込まれる。こうして枠１０１４゜１０１５の処理を４回
くり返すとブロックの内容がすべて主記憶に書き出され
るので、最後に後処理として枠１０１６でデータ選択器
３５を下位アドレス部３３を選択するように戻して処理
を終了する。

第２図枝５および７の処理は、キャッシュ・ミスヒント
ではあるが当該ブロック中の古いデータを主記憶へ書き
戻す必要がないため、枝８の処理・　から枠１０１のラ
イトバックの処理を除いたものと等しくなっている。枠
８１〜８３の各処理は、枠１０２〜１０４の処理と同じ
である。技６の処理は、キャッシュ・ヒツトの場合の処
理であり、プロ・ツク中に書き込むべきデータセルがす
でに存在しているため、枠９１でデータの書き込みを行
ない（枠１０２と同じ処理）枠９２で変更フラグを１に
して処理を終了する。

以上に述べたライト・スタックのキャッシュ命令を実現
する制御手段を導入することにより、メモリをスタック
として使用しかつスタ・ツクの先頭につづけてデータを
書き出して（プ・ノシュして）ゆく場合に、ＣＰＵから
キャッシュメモリに第１語めのデータを書き込む場合に
は、キヤ・ノシュ命令として従来例に示したライトを用
い、第２語め以後のデータを書き込む場合には、本例で
示したライト・スタックのキャッシュ命令を使用するこ
とにより、不要な主記憶の読み出し回数を減少させ、デ
ータ書き込みの高速化を図ることができる。

このとき、−見して第１語めのデータ書き込みにもライ
ト・スタックのキヤ・７シユ命令が適用可能なように見
られるが、適用可能なのは第１語めのアドレスがキャッ
シュのブロックの先頭と一致した場合に限られ、それ以
外の場合にライト・スタック命令を通用すると、以前に
スタックへ格納され主記憶上に存在しているデータが、
キヤ・ノシエメモリに読み込まれないという不都合が生
じ得る。

このため、本例では、第１語口の書き込みに際して無条
件にライトのキャッシュ命令を使用した。

以下では、ライト・スタック命令の使い方と、それを用
いてスタックにデータを書き出してゆく場合のスタック
上のデータの状態、およびその時に主記憶との間で受は
渡しされるデータ語数について第２表および第４図〜第
６図を用いて説明す第２表 第２表は、メモリ１００２　（１６）番地（（１６）は
１６進数を示す）から１０００　（１６）番地まで連続
してデータを書き込んでゆく場合の、使用するキャッシ
ュ命令の種別、ヒントかミスヒントかの別、処理手段の
流れ図のどの枝が使用されるかの別、各キャッシュ命令
実行時の主記憶への書き出し回数。

主記憶からの読み込み回数についてまとめたものである
。

ここでキャッシュメモリの各ブロックには異なるキーア
ドレスを持つ有効なデータが存在しており、キャッシュ
・ミスヒツトを起こすとブロックの内容のライトバック
が必要であるものとする。

また各ブロックの境界アドレスは、第４図の破線で示し
たところにあるものとする（これらの条件は従来例で説
明したものと同じである）。スタックへの書き込みを開
始する前のスタックの先頭は１００１　（１６）番地で
あり、１００１　（１６）以下のアドレスのデータは主
記憶中に存在しているものとする。

このとき１００２　（１６）番地からスタックへデータ
を書き込んでゆくときの最初に使用するキャッシュ命令
は「ライト」でなくてはならず、２つめのデータの書き
込み以後は「ライト・スタック」命令が使える。これら
の命令の使い分けは第２表に示したとおりである。１０
０２　（１６）番地に対してライト命令を実行すると、
キャッシュ・ミスヒツトが発生して、従来例の第８図の
枝４の制御手段が実行され、はじめにブロック中の古い
データ４語が主記憶に書き戻され、次に１００２　（１
６）番地−１書き込むべきデータがブロック内の対応す
るデータセルに書かれ、最後に１０００　（１６）　、
　１００１　（１６）　、　１００３（１６）の各番地
のデータが主記憶からブロック内の対応する各データセ
ルへ読み込まれるうこのときの状態を示したのが第４図
の書き込み後の図である。ここで斜線で示した部分が主
記憶から読み込まれたデータ、格子縞で示した部分がラ
イト命令で書き込まれたデータである。ここでなぜライ
ト・スタックでなくライト命令を使う必要があるかを説
明する。１００２　（１６）番地に対して仮にライト・
スタック命令を実行したとすると、書き込み後の姿は、
斜線部分に主記憶からのデータ読み込みが行なわれない
ままブロックが有効化された状態である。この状態で１
０００　（１６）〜１００３　（１６）番地のどこをア
クセスしても、キャッシュメモリはヒツトする。１００
３　（１６）番地については引きつづくライト・スタッ
ク命令で書き込まれるデータが上書きされるので問題は
ないが、１０００　（１６）　。

１００１　（１６）の２つの番地については、一連のス
タック−・のデータ書き込みが終了した後のどこかの時
点で、「読み出し」のキャッシュ命令が実行される可能
性があり、このとき当該ブロック中には、主記憶の１０
００　（１６）　、　１００１　（１６）番地に存在し
ているデータが読み込まれておらず、「読み出し」のキ
ャッシュ命令に対して誤ったデータが取り出されてしま
うことになる。すなわち、スタックへデータ書き込みを
開始するアドレスが、ブロックの境界の直後（第４図で
は破線のすぐ下）である場合以外は、１つめのデータ書
き込みにライト命令を使うことが必要であり、さもない
とキャッシュ読み出し命令で正しいデータが取り出され
ない場合が生ずるのである。それでは次に２つめ以後の
スタックへの書き込みにライト・スタック命令がうまく
使用できることを説明する。１００３　（１６）番地へ
の書き込みでは、キャッシュ・ヒツトし、このときの処
理はライトでもライト・スタックでも変わりなく、実行
後のスタックは第５図の書き込み前の図のように１００
３　（１６）番地が斜線から格子縞（書き込まれたデー
タを示す）に変わる。次の１００４　（１６）番地にた
いするライト・スタック命令では、キャッシュ・ミスヒ
ツトとなり、第２図の枝８の制御手順が実行され、ブロ
ック内の古いデータ４語がライトバックされたあと、同
命令で書き込まれるべきデータがブロック中の１００４
　（１６）番地に対応するデータセルへ書き込まれ、そ
の後同ブロックは有効化されて、１００５　（１６）〜
１００７　（１６）番地に対応するデータセルには、主
記憶からの読み込みは行なわれず意味のないデータが残
ったままの状態である。しかしながら、これらのデータ
セルは、引きつづくライト・スタック命令が実行された
ときキャッシュ・ヒツトして、ただちにデータが上書き
される。こうして１０００　（１６）番地まで順にライ
ト・スタック命令により書き込みを行った後のスタック
の状態を示したのが第６図である。１００Ｃ（１６）〜
１００Ｆ　（１６）番地までのブロックは、１００Ｃ（
１６）番地へ書き込みを行なったとき有効化されるが、
書き込みを行っていない１００Ｅ（１６）　、、　１０
０Ｆ　（１６）の２つの番地に対応するブロック中のデ
ータセルには、主記憶の同番地とは異なるデータが存在
している。しかしながら、スタックの構造上、その先頭
（この場合１０００　（１６）番地）よりも大きいアド
レスに対してメモリの読み書きが発生することはないか
ら、１００Ｅ（１６）　、　１００Ｆ（１６）の２つの
番地はそのまま放置して問題ない。以上の一連の書き込
み処理について第２表を見ると、１００２　（１６）　
　、　１００４　（１６）　　、　１００８　（１６）
　。

１００Ｃ（１６）の４つのアドレスについてキャッシュ
・ミスヒツトが発生しており、そのつど主記憶への４語
のライト八ツクが発生しているが、主記憶からの読み込
みは、１００２　（１６）番地に対してライト命令を実
行したときの３語だけとなっている。

この中で主記憶からのデータ読み込みのうちむだと分か
るものは、１００３　（１６）番地が読み込みのすぐ次
のキャッシュ命令で上書きされてしまう１つだけで、従
来例の場合より大幅に減少している。

主記憶からの読み込み回数を従来例の第１表と比べると
、１２回のスタックへのデータ書き込みを実行した場合
に、従来例では合計１２回のメモリからのデータ読み込
みがあり、そのうち不要と分かるデータ読み込みが１０
回、それに対し第２表のライト・スタック命令を使用し
た例では、主記憶からのデータ読み込みが３回でこの内
不要と分かるものが１回である。このように、スタック
への連続的なデータ書き込みを行なう場合、ライト命令
だけを使用するよりも、２つめ以後の書き込みにライト
・スタック命令を使う方が、主記憶からの不要なデータ
読み込みを大幅に削減できることが分かる。但し、１つ
めのデータ書き込みにはライト命令を使用することから
、連続的にスタックへ書き込むデータの量が小さい場合
、特にキャッシュメモリのブロックの大きさよりも小さ
い場合には、ライト・スタック命令を導入した効果は小
さくなる（ライト命令を使用しても変わらない場合が多
くなる）。

〔発明の効果〕

本発明によれば、上述のように、メモリをスタックとし
て使用し、その先端部分へ連続的にデータを書き込む場
合（特にキャッシュメモリのブロックの大きさよりも大
きなデータを書き込む場合）に、主記憶からの不要なデ
ータ読み込みが削減され書き込み時間が短縮されるとい
う効果が生じる。

例えば、ＬＩＳＰやＰＲＯＬＯＧプログラムをファーム
ウェアで記述されたインタープリタを用いて解釈実行す
る場合に、実行制御情報をスタック・＼格納する場合な
ど、主記憶上にとられたスタックへある程度大きな一連
のデータを連続書き込みする場合に、キャッシュ・ミス
ヒツトにともなう主記憶からキャッシュメモリへのむだ
なデータの読み込みを削減することができ、主記憶アク
セスに要する時間を短縮できるものであり、本発明はき
わめて有益である。

【図面の簡単な説明】

第１図は本発明の一実施例のキャッシュメモリ装置の構
成図、 第２図は第１図のライト・スタック制御回路で実現する
制御手順の流れ図、 第３図は第２図の流れ図における枠１０１の処理内容を
詳細に示す図、 第４図〜第６図は本発明の実施例においてスタックにデ
ータを書き出してゆく場合のスタック上のデータの状態
を示す図、 第７図は従来のキャッシュメモリ装置の一例の構成図、 第８図は従来のキャッシュメモリ装置において、キャッ
シュ命令として書き込みが指定された場合の制御手順の
流れ図、 第９図は第８図の枠７１の処理を詳細に示す図、第１０
図は第８図の枠７５の処理を詳細に示す図、第１１図〜
第１３図は従来のキャッシュメモリ装置において、メモ
リをスタックとして使用し、スタックにデータを書き出
してゆく場合のスタック上のデータの状態を示す図。 （主な符号） １０・・・ディレクトリ・メモリ １１・・・有効フラグ部 １２・・・変更フラグ部 １３・・・キーアドレス部 １４・・・比較器 ２０・・・データ・メモリ ２１・・・書き込みデータ・レジスタ ２２・・・読み出しデータ・レジスタ ２３・・・キャッシュ・データバス ２４・・・主記憶インタフェース ３０・・・アドレス・レジスタ ３１・・・上位アドレス部 ３２・・・中位アドレス部 ３３・・・下位アドレス部 ３４・・・カウンタ ３５・・・データ選択器 ４１・・・キャッシュ命令レジスタ ４３・・−制御回路 ４４・・・制御信号線 ４６・・・キャッシュ命令デコーダ ４７・・・ライト・スタック用キャッシュ命令デコーダ
５０・・・ライト・スタック用制御回路５１・・・制御
信号線 特許出願人　工業技術院長　等々力　連化　理　人　弁
理士　玉蟲久五部（外２名）第２図 第３図 第　４　図 書込前□　會込後 第　５　図 書込前□　嘗込後 第９図 第１Ｏ図 第１１図 １込前□　嘗込後 第　１２　　口 會込荊　□　言送後 第　１３　　図

Claims (1)

【特許請求の範囲】
1. データの書き込みを行う際に該データをキャッシュメモ
   リ内のみに書き込み、該書き込んだ領域が後に別のアド
   レスのキャッシュアクセスに使用されるときに、該領域
   に書き込まれているデータを主記憶に書き戻すライト・
   スワップ方式のキャシュメモリにおいて、第１の書き込
   み制御手段と第２の書き込み制御手段を備え、メモリを
   スタックとして用いスタックの先頭へデータの連続的書
   き出しを行う場合に、第１語の書き出しに第１の制御手
   段を用い、第２語以後の書き出しに第２の制御手段を用
   い、第１の制御手段においては、書き込みアドレスのデ
   ータセルを含むブロック、すなわちデータの管理単位が
   キャッシュメモリ内に存在しない場合には、当該ブロッ
   クをキャッシュメモリ内に確保した後に、書き込みデー
   タを当該アドレスのデータセルに書き込みを行ない、当
   該ブロック内の他のデータセルについては主記憶からデ
   ータの読み込みを行う通常のライト・スワップ方式の制
   御手順を実施し、第２の制御手段においては、書き込み
   アドレスのデータセルを含むブロックがキャッシュメモ
   リ内に存在しない場合には、当該ブロックをキャッシュ
   メモリ内に確保した後に、書き込みデータを当該アドレ
   スのデータセルにただちに書き込みを行ない、当該ブロ
   ック内の他のデータセルについては主記憶からデータを
   読み込むことをしないまま当該ブロックを有効化せしめ
   ることを特徴とするメモリ制御方式。