JPS6331809B2 - - Google Patents
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- JPS6331809B2 JPS6331809B2 JP54041765A JP4176579A JPS6331809B2 JP S6331809 B2 JPS6331809 B2 JP S6331809B2 JP 54041765 A JP54041765 A JP 54041765A JP 4176579 A JP4176579 A JP 4176579A JP S6331809 B2 JPS6331809 B2 JP S6331809B2
- Authority
- JP
- Japan
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- address
- cylinder address
- cylinder
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- physical
- Prior art date
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- Expired
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- 230000001186 cumulative effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【発明の詳細な説明】
本発明は情報処理用磁気デイスク装置に関す
る。
る。
従来、磁気デイスク装置においては、特願昭53
―113779号明細書記載の磁気デイスク装置に示さ
れているように、磁気デイスク装置のもつシリン
ダアクセス頻度計数機構を用いてシリンダアドレ
スごとのデータアクセス頻度を計数している。こ
の種の磁気デイスク装置の性能は、データアクセ
スのさいに発生しうるシリンダ探索における探索
動作の所要時間により大きく左右される。上述の
シリンダアドレスごとのアクセス頻度に関する計
数結果に基づいて指定された高アクセス頻度の複
数個のシリンダデータを磁気デイスク上の特定シ
リンダの近傍の連続する複数シリンダにまとめて
再割付けすることにより探索指令が与えられたと
きの個々のシーク動作所要時間を全体的に減少さ
せるよう配慮している。
―113779号明細書記載の磁気デイスク装置に示さ
れているように、磁気デイスク装置のもつシリン
ダアクセス頻度計数機構を用いてシリンダアドレ
スごとのデータアクセス頻度を計数している。こ
の種の磁気デイスク装置の性能は、データアクセ
スのさいに発生しうるシリンダ探索における探索
動作の所要時間により大きく左右される。上述の
シリンダアドレスごとのアクセス頻度に関する計
数結果に基づいて指定された高アクセス頻度の複
数個のシリンダデータを磁気デイスク上の特定シ
リンダの近傍の連続する複数シリンダにまとめて
再割付けすることにより探索指令が与えられたと
きの個々のシーク動作所要時間を全体的に減少さ
せるよう配慮している。
ところが、データフアイルに対してこのように
してシリンダ単位のデータ再割付けを行なうと、
当然このデータフアイルを記憶する個々の物理的
なシリンダアドレスが変化するため、このデータ
フアイルをアクモスするプログラム側で使用する
データフアイルのアドレス指定をも変更しなけれ
ばならないという不便さがある。
してシリンダ単位のデータ再割付けを行なうと、
当然このデータフアイルを記憶する個々の物理的
なシリンダアドレスが変化するため、このデータ
フアイルをアクモスするプログラム側で使用する
データフアイルのアドレス指定をも変更しなけれ
ばならないという不便さがある。
本発明の目的はデータフアイルの再割付けのさ
いのプログラム側での変更作業を不要にする磁気
デイスク装置を提供することにある。
いのプログラム側での変更作業を不要にする磁気
デイスク装置を提供することにある。
本発明の装置は、論理シリンダアドレスにより
指定される記憶位置に物理シリンダアドレスおよ
びアクセス回数累積結果を記憶する記憶手段と、 この記憶手段の内容の再割付けを行なうときに
前記論理シリンダアドレスで指定される記憶位置
に前記物理シリンダアドレスと異なる物理シリン
ダアドレスを書き込む手段と、 前記記憶手段の内容の再割付けを行なわないと
きには前記論理シリンダアドレスで指定される記
憶位置から読み出されたアクセス回数累積結果に
予め定めた値を加算する加算手段とから構成され
ている。
指定される記憶位置に物理シリンダアドレスおよ
びアクセス回数累積結果を記憶する記憶手段と、 この記憶手段の内容の再割付けを行なうときに
前記論理シリンダアドレスで指定される記憶位置
に前記物理シリンダアドレスと異なる物理シリン
ダアドレスを書き込む手段と、 前記記憶手段の内容の再割付けを行なわないと
きには前記論理シリンダアドレスで指定される記
憶位置から読み出されたアクセス回数累積結果に
予め定めた値を加算する加算手段とから構成され
ている。
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の動作原理を示す第２図を参照すると、
データアクセスを行なう場合に、プログラム側か
ら求めるデータの論理シリンダアドレスＬが与え
られると、制御メモリのＬ番地から論理シリンダ
アドレスＬに対応する物理シリンダアドレスPL
およびその累計アクセス回数FLが読み出される。
引き続き、この累計アクセス回数が１だけ増加
し、この結果、FL＋１により上記制御メモリ内
の累計アクセス回数FLが更新される。これと同
時に、求めるデータが存在する物理シリンダアド
レスPLへの探索動作を開始することができる。
一方、この実施例においてデータフアイルの再割
付けを行なう場合には、まず、論理シリンダアド
レスを逐一入力信号として与えていくことにより
制御メモリ内の情報を全て読み出し、各物理シリ
ンダの累計アクセス回数をすべて調査する。次
に、この結果に基づいて性能向上のために最も最
適な新しいフアイル割付けをデイスク装置の外部
にて決定し、通常のフアイル割付けと同様の方法
でデイスク上の実際のフアイルをシリンダ単位に
入れかえを行なう。引き続き、この新しいフアイ
ル割付けを反映するように第１図の物理シリンダ
アドレスの欄の内容を入れかえすることにより更
新する。この結果、新しいフアイル割付けの環境
で再び上記の方法によるデータアクセスができる
ようになる。なお、ここではフアイルの再割付け
は同一デイスク内で行なうものと仮定している。
また、デイスクは一般にＮシリンダを含むものと
している。
データアクセスを行なう場合に、プログラム側か
ら求めるデータの論理シリンダアドレスＬが与え
られると、制御メモリのＬ番地から論理シリンダ
アドレスＬに対応する物理シリンダアドレスPL
およびその累計アクセス回数FLが読み出される。
引き続き、この累計アクセス回数が１だけ増加
し、この結果、FL＋１により上記制御メモリ内
の累計アクセス回数FLが更新される。これと同
時に、求めるデータが存在する物理シリンダアド
レスPLへの探索動作を開始することができる。
一方、この実施例においてデータフアイルの再割
付けを行なう場合には、まず、論理シリンダアド
レスを逐一入力信号として与えていくことにより
制御メモリ内の情報を全て読み出し、各物理シリ
ンダの累計アクセス回数をすべて調査する。次
に、この結果に基づいて性能向上のために最も最
適な新しいフアイル割付けをデイスク装置の外部
にて決定し、通常のフアイル割付けと同様の方法
でデイスク上の実際のフアイルをシリンダ単位に
入れかえを行なう。引き続き、この新しいフアイ
ル割付けを反映するように第１図の物理シリンダ
アドレスの欄の内容を入れかえすることにより更
新する。この結果、新しいフアイル割付けの環境
で再び上記の方法によるデータアクセスができる
ようになる。なお、ここではフアイルの再割付け
は同一デイスク内で行なうものと仮定している。
また、デイスクは一般にＮシリンダを含むものと
している。
次に本発明の一実施例の構成を第２図を参照し
てさらに詳細に説明する。本実施例は、制御メモ
リ１１０、それに付属するアドレスレジスタ１０
０、データレジスタ１２０、加算器１５０、これ
らの間を接続する結線およびゲート類から構成さ
れている。この実施例の入力として、論理シリン
ダアドレス１１，１２，…，１４、物理シリンダ
アドレス２１，２２，…，２４シリンダアクセス
信号３０、アドレスレジスタ１００の内容で指定
された制御メモリ１１０内のメモリアドレスから
データを読み出すための読出し信号１０２、デー
タレジスタ１０１の上位ビツト部分２０１，２０
２，…，２０４をアドレスレジスタ１００で指定
されたメモリアドレスの上位ビツト部分に部分書
込みするための部分書込み信号１０３、同様にデ
ータレジスタ１０１の下位ビツト部分２０５，２
０６，…，２０８をアドレスレジスタ１００で指
定されたメモリアドレスの下位ビツト部分に部分
書き込みするための部分書込み信号１０４があげ
られる。一方、本実施例の出力として物理シリン
ダアドレスを示すデータレジスタ１２０の出力の
前半部分１２１，１２２，…，１２４および累計
アクセス回数を示す。前記データレジスタ１２０
の後半部分１２５，１２６，…，１２８があげら
れる。
てさらに詳細に説明する。本実施例は、制御メモ
リ１１０、それに付属するアドレスレジスタ１０
０、データレジスタ１２０、加算器１５０、これ
らの間を接続する結線およびゲート類から構成さ
れている。この実施例の入力として、論理シリン
ダアドレス１１，１２，…，１４、物理シリンダ
アドレス２１，２２，…，２４シリンダアクセス
信号３０、アドレスレジスタ１００の内容で指定
された制御メモリ１１０内のメモリアドレスから
データを読み出すための読出し信号１０２、デー
タレジスタ１０１の上位ビツト部分２０１，２０
２，…，２０４をアドレスレジスタ１００で指定
されたメモリアドレスの上位ビツト部分に部分書
込みするための部分書込み信号１０３、同様にデ
ータレジスタ１０１の下位ビツト部分２０５，２
０６，…，２０８をアドレスレジスタ１００で指
定されたメモリアドレスの下位ビツト部分に部分
書き込みするための部分書込み信号１０４があげ
られる。一方、本実施例の出力として物理シリン
ダアドレスを示すデータレジスタ１２０の出力の
前半部分１２１，１２２，…，１２４および累計
アクセス回数を示す。前記データレジスタ１２０
の後半部分１２５，１２６，…，１２８があげら
れる。
この実施例においてプログラムにより与えられ
る論理シリンダアドレスを用いてデータアクセス
を行なうときには、まず、この論理シリンダアド
レス１１，１２，…，１４が与えられ、同時にシ
リンダアクセス信号３０が与えられる。ここで、
制御メモリ１１０に読出し信号１０２が与えられ
ると、制御メモリ１１０からアドレスレジスタ１
００で指定された記憶内容が読み出されてデータ
レジスタ１２０に格納される。この実施例ではデ
ータレジスタ１２０の上位ビツト部分１２１，１
２２，…，１２４はプログラム側から与えられた
論理シリンダアドレスに対応する物理シリンダア
ドレスを表わし、その後半部分１２５，１２６，
…，１２８は同様にこの論理シリンダアドレスに
対応する物理シリンダアドレスの累計アクセス回
数を表わす。このとき、データレジスタ１２０の
出力１２５，１２６，…，１２８はアンドゲート
群１３１，１３２，…，１３４に与えられる。こ
のアンドゲート群１３１，１３２，…，１３４は
前記のシリンダアクセス信号３０により開かれて
いるのでそのまま加算器１５０の一方の入力とな
る。ここで加算機１５０のもう一方の入力１４１
に論理“１”を与えると加算器１５０はアンドゲ
ート群１３１，１３２，…，１３４からの入力デ
ータに論理“１”を加算し、この加算結果を加算
出力１５１，１５２，…，１５４としてデータレ
ジスタ１０１の下位ビツト部分に格納する。ここ
で制御メモリ１１０に部分書込み信号１０４を与
えると、今データレジスタ１０１の下位ビツト部
分に格納された加算結果がアドレスレジスタ１０
０の内容で指定された制御メモリ１１０の記憶位
置に部分書き込みされる。以上の一連の動作によ
り、プログラムにより要求される論理シリンダア
ドレスに対応する物理シリンダアドレスが発生で
きるのみならず、磁気デイスクの各物理シリンダ
の累計アクセス回数を正しく制御メモリ１１０の
中に保持することができる。
る論理シリンダアドレスを用いてデータアクセス
を行なうときには、まず、この論理シリンダアド
レス１１，１２，…，１４が与えられ、同時にシ
リンダアクセス信号３０が与えられる。ここで、
制御メモリ１１０に読出し信号１０２が与えられ
ると、制御メモリ１１０からアドレスレジスタ１
００で指定された記憶内容が読み出されてデータ
レジスタ１２０に格納される。この実施例ではデ
ータレジスタ１２０の上位ビツト部分１２１，１
２２，…，１２４はプログラム側から与えられた
論理シリンダアドレスに対応する物理シリンダア
ドレスを表わし、その後半部分１２５，１２６，
…，１２８は同様にこの論理シリンダアドレスに
対応する物理シリンダアドレスの累計アクセス回
数を表わす。このとき、データレジスタ１２０の
出力１２５，１２６，…，１２８はアンドゲート
群１３１，１３２，…，１３４に与えられる。こ
のアンドゲート群１３１，１３２，…，１３４は
前記のシリンダアクセス信号３０により開かれて
いるのでそのまま加算器１５０の一方の入力とな
る。ここで加算機１５０のもう一方の入力１４１
に論理“１”を与えると加算器１５０はアンドゲ
ート群１３１，１３２，…，１３４からの入力デ
ータに論理“１”を加算し、この加算結果を加算
出力１５１，１５２，…，１５４としてデータレ
ジスタ１０１の下位ビツト部分に格納する。ここ
で制御メモリ１１０に部分書込み信号１０４を与
えると、今データレジスタ１０１の下位ビツト部
分に格納された加算結果がアドレスレジスタ１０
０の内容で指定された制御メモリ１１０の記憶位
置に部分書き込みされる。以上の一連の動作によ
り、プログラムにより要求される論理シリンダア
ドレスに対応する物理シリンダアドレスが発生で
きるのみならず、磁気デイスクの各物理シリンダ
の累計アクセス回数を正しく制御メモリ１１０の
中に保持することができる。
次に、この実施例においてデータフアイルの再
割付けを行なう場合には、制御メモリ１１０の読
出し信号１０２を論理“１”状態にして、アドレ
スレジスタ１００の内容である論理シリンダアド
レスを逐一変化させていくことにより制御メモリ
１１０の全内容を読み出すことができる。この結
果をみて最適なフアイル割付けを通常の方法で行
なつたあと、制御メモリ１１０内の情報を正しく
更新するには、このような更新を必要とする各論
理シリンダアドレスのそれぞれについて、まず論
理シリンダアドレスをアドレスレジスタ１００に
与え、制御メモリ１１０から読み出された物理シ
リンダアドレスを入力２１，２２，…，２４に介
してデータレジスタ１０１に格納すると同時に、
制御メモリ１１０に対する部分書込み信号１０３
を与える。その過程を更新が必要な各論理シリン
ダアドレスのそれぞれに対して行なうことによ
り、制御メモリ１１０内の情報はフアイル再割付
けの結果を正しく反映できる。
割付けを行なう場合には、制御メモリ１１０の読
出し信号１０２を論理“１”状態にして、アドレ
スレジスタ１００の内容である論理シリンダアド
レスを逐一変化させていくことにより制御メモリ
１１０の全内容を読み出すことができる。この結
果をみて最適なフアイル割付けを通常の方法で行
なつたあと、制御メモリ１１０内の情報を正しく
更新するには、このような更新を必要とする各論
理シリンダアドレスのそれぞれについて、まず論
理シリンダアドレスをアドレスレジスタ１００に
与え、制御メモリ１１０から読み出された物理シ
リンダアドレスを入力２１，２２，…，２４に介
してデータレジスタ１０１に格納すると同時に、
制御メモリ１１０に対する部分書込み信号１０３
を与える。その過程を更新が必要な各論理シリン
ダアドレスのそれぞれに対して行なうことによ
り、制御メモリ１１０内の情報はフアイル再割付
けの結果を正しく反映できる。
上述の一実施例では、論理シリンダアドレスを
入力とする制御メモリ１１０に対する１回のメモ
リアクセスによりこの論理シリンダに対応する物
理シリンダのアドレスと累計アクセス回数を一挙
に読み出すものとして説明したが、これらの両者
についてそれぞれ１回ずつのメモリアクセスを要
するような構成にすることもできる。
入力とする制御メモリ１１０に対する１回のメモ
リアクセスによりこの論理シリンダに対応する物
理シリンダのアドレスと累計アクセス回数を一挙
に読み出すものとして説明したが、これらの両者
についてそれぞれ１回ずつのメモリアクセスを要
するような構成にすることもできる。
本発明には、シリンダアドレスごとにアドレス
変換を行ないかつ累計アクセス回数を保持してい
く機構を磁気デイスク装置内に具備することによ
り、プログラム側とのインターフエースを損うこ
となく性能向上を目的としたフアイル再割付けが
可能になるという効果がある。
変換を行ないかつ累計アクセス回数を保持してい
く機構を磁気デイスク装置内に具備することによ
り、プログラム側とのインターフエースを損うこ
となく性能向上を目的としたフアイル再割付けが
可能になるという効果がある。
第１図は本発明の動作原理を説明するための図
および第２図は本発明の一実施例を示す図であ
る。 第２図において、１００…アドレスレジスタ、
１０１，１２０…データレジスタ、１１０…制御
メモリ、１５０…加算器。
および第２図は本発明の一実施例を示す図であ
る。 第２図において、１００…アドレスレジスタ、
１０１，１２０…データレジスタ、１１０…制御
メモリ、１５０…加算器。
Claims (1)
- 【特許請求の範囲】 １ 論理シリンダアドレスにより指定される記憶
位置に物理シリンダアドレスおよびアクセス回数
累積結果を記憶する記憶手段と、 この記憶手段の内容を再割付けを行なうときに
前記論理シリンダアドレスで指定される記憶位置
に前記物理シリンダアドレスと異なる物理シリン
ダアドレスを書き込む手段と、 前記記憶手段の内容の再割付けを行なわないと
きには前記論理シリンダアドレスで指定される記
憶位置から読み出されたアクセス回数累積結果に
予め定めた値を加算したあと該記憶位置に加算結
果を記憶する更新手段とを備えたことを特徴とす
る磁気デイスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176579A JPS55134467A (en) | 1979-04-06 | 1979-04-06 | Magnetic disc device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176579A JPS55134467A (en) | 1979-04-06 | 1979-04-06 | Magnetic disc device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55134467A JPS55134467A (en) | 1980-10-20 |
| JPS6331809B2 true JPS6331809B2 (ja) | 1988-06-27 |
Family
ID=12617490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176579A Granted JPS55134467A (en) | 1979-04-06 | 1979-04-06 | Magnetic disc device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55134467A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104778A (ja) * | 1982-12-07 | 1984-06-16 | Toshiba Corp | 画像情報検索装置 |
| JPS59207063A (ja) * | 1983-05-06 | 1984-11-24 | Matsushita Electric Ind Co Ltd | デイスク自動交換装置 |
| JPH081728B2 (ja) * | 1983-08-12 | 1996-01-10 | パイオニア株式会社 | ディスク演奏装置 |
| JPS63271518A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | フアイル制御システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011742A (ja) * | 1973-05-29 | 1975-02-06 | ||
| JPS5434727A (en) * | 1977-08-24 | 1979-03-14 | Toshiba Corp | Memory unit |
-
1979
- 1979-04-06 JP JP4176579A patent/JPS55134467A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011742A (ja) * | 1973-05-29 | 1975-02-06 | ||
| JPS5434727A (en) * | 1977-08-24 | 1979-03-14 | Toshiba Corp | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55134467A (en) | 1980-10-20 |
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